Реферат: Проектирование схем в Electronics Workbench

Министерство образования и науки Украины

Донецкий национальный университет

Физический факультет

 

 

 

 

 

 

 

 

 

 

Контрольная работа

По теме: схемотехника 

Студента пятого курса З/О

Специальность: радиофизика и электроника

Антонова Александра Михайловича

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Донецк, 2009

 

 

 

 

Задание 1 (вариант №3).

Проектирование простейших логических схем.

 

К основным логическим операциям относятся:

 

Отрицание, НЕТ, НЕ.

/>

 

 

 

 

 

Повторение, ДА.

/>

 

Конъюнкция (логическое умножение). Операция И.

/>

Мнемоническое правило для конъюнкции с любым количеством входов звучит так:

На выходе будет:

«1» тогда и только тогда, когда на всех входа действуют «1»,

«0» тогда и только тогда, когда хотя бы на одном входе действует «0»

 

Дизъюнкция (логическое сложение). Операция ИЛИ.

/>

Мнемоническое правило для дизъюнкции с любым количеством входов звучит так: На выходе будет:

«1» тогда и только тогда, когда хотя бы на одном входе действует «1»,

«0» тогда и только тогда, когда на всех входах действуют «0»

 

 

 

 

 

Инверсия функции дизъюнкции. Операция ИЛИ-НЕ (стрелка Пирса).

/>

Мнемоническое правило для ИЛИ-НЕ с любым количеством входов звучит так: На выходе будет:

«1» тогда и только тогда, когда на всех входах действуют «0»,

«0» тогда и только тогда, когда хотя бы на одном входе действует «1»

 

Эквивалентность (равнозначность), ИСКЛЮЧАЮЩЕЕ_ИЛИ-НЕ.

/>

Мнемоническое правило эквивалентности с любым количеством входов звучит так: На выходе будет:

«1» тогда и только тогда, когда на входа действует четное количество «1»,

«0» тогда и только тогда, когда на входа действует нечетное количество «1»

 

Сложение по модулю 2 (Исключающее_ИЛИ, неравнозначность). Инверсия равнозначности.

В англоязычной литературе XOR.

/>

Мнемоническое правило для суммы по модулю 2 с любым количеством входов звучит так: На выходе будет:

«1» тогда и только тогда, когда на входа действует нечётное количество «1»,

«0» тогда и только тогда, когда на входа действует чётное количество «1»

 

 

 

 

 

 

 

Импликация от A к B (инверсия декремента).

/>

 

Импликация от B к A (инверсия инкремента).

/>

 

Декремент. Запрет импликации по B. Инверсия импликации от A к B.

/>

 

Инкремент. Запрет импликации по A. Инверсия импликации от B к A.

/>

 

 

 

 

 

 

 

 

 

 

 

Проектирование схем в ElectronicsWorkbench. 

 

ПрипроектированиисхемвElectronics Workbench используютсяэлементыпанеликомпонентовLogic Gates: OR, NOR, AND, NAND, XOR, XNOR, INV.  Для имитации работы спроектированной схемы входы подключаются к генератору тактовых импульсов. Он выбирается из панели компонентов Instrumentsи называется WordGenerator.

Построим схему реализации функции дизъюнкции.

Логическое сложение двух переменных  А и Bесть логическая функция Fкоторая истинна тогда,  когда истинна одна из двух входных переменных. F=A+B.

Для функции логического сложения таблица истинности имеет вид:

A

1

1

B

1

1

F

1

1

1

 

Готовый результат мы видим на рисунке:

/>

Данная схема реализована двумя методами.

 

1 — СКНФ (Совершенная Конъюнктивная Нормальная Форма) —  это такая КНФ, которая удовлетворяет трём условиям:

— в ней нет одинаковых элементарных дизъюнкций

— в каждой дизъюнкции нет одинаковых пропозициональных букв

— каждая элементарная дизъюнкция содержит каждую пропозициональную букву из входящих в данную КНФ пропозициональных букв.

 

 

 

 

2 — СДНФ (Совершенная Дизъюнктивная Нормальная Форма) — это такая ДНФ, которая удовлетворяет трём условиям:

— в ней нет одинаковых элементарных конъюнкций

— в каждой конъюнкции нет одинаковых пропозициональных букв

— каждая элементарная конъюнкция содержит каждую пропозициональную букву из входящих в данную ДНФ пропозициональных букв, причем в одинаковом порядке.

 

Для проверки правильности работы схемы сравним первые 4 такта с таблицей истинности.

/>/>/>                                          />                                                                                                                                                                                    

Такт первый:             A=1, B=1, F=1

Такт второй:             A=1, B=0, F=1

Такт третий:             A=0, B=1, F=1

Такт четвёртый:       A=0, B=0, F=0

Полное соответствие с таблицей истинности.

 

 

 

 

Задание 2.

Проектирование дешифратора и шифратора.

 

Дешифратор преобразует входной двоичный код в такой выходной код, в котором только на одном из всех выходов дешифратора имеется единица. Такой выходной код называется унарным. Иногда можно встре­тить другие названия этого кода – унитарный или позиционный. В поло­жительной логике единицей является высокий уровень, но для большин­ства ТТЛ дешифраторов активным является низкий уровень. Номер актив­ного выхода соответствует двоичному входному коду.

Полным называют дешифратор, m выходов которого используют все возможные наборы n входных переменных, т.е. m = 2n.

Если число выходов меньше, то такой дешифратор называется неполным( m< 2n).

Дешифраторы используют когда нужно обращаться к различным цифровым устройствам, и при этом номер устройства – его адрес – представлен двоичным кодом, поэтому входы дешифратора иногда называют адресными входами, и обычно их нумеруют не порядковыми номерами 0, 1, 2, 3, 4, 5…, а в соответствии с двоичными весами разрядов 1, 2, 4, 8, 16… В соответствии с числом входов и выходов дешифраторы называют “3 – 8”– (три в восемь), “4 – 10”(четыре в десять, неполный).

 

 

 

Сравнительная характеристика дешифраторов.

 

1.Линейный дешифратор имеет минимальную задержку. Но у него  максимальные из всех типов дешифраторов аппаратурные затраты.

2.Матричный (прямоугольный) дешифратор самый экономичный по оборудованию, имеет среднюю задержку.

3.Каскадный дешифратор имеет наибольшую задержку при числе каскадов больше двух, но удобен при использовании готовых микросхем – дешифраторов.

Микросхемы дешифраторов часто имеют не один, а два или даже три входа Е разрешения, причем некоторое из них прямые, а другие – инверс­ные. Такие входы удобно использовать при наращивании дешифратора, собирая как бы каскадный дешифратор, но вместо первого каскада дешиф­ратора можно использовать входы разрешения микросхем – дешифрато­ров.

 

/>

На рисунке изображена схема матричного дешифратора с четырьмя входами и 16 выходами. Эта схема работает соответственно со следующей таблицей истинности:

 

 

A

B

C

D

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y8

Y9

Y10

Y11

Y12

Y13

Y14

Y15

Y16

1

1

2

1

1

3

1

1

4

1

1

1

5

1

1

6

1

1

<span s

еще рефераты
Еще работы по радиоэлектронике