Реферат: Разработка вычислительного устройства

МИНИСТЕРСТВОВЫСШЕГО И СРЕДНЕГО СПЕЦИАЛЬНОГО ОБРАЗОВАНИЯ РФ

МОСКОВСКИЙИНСТИТУТ РАДИОТЕХНИКИ, ЭЛЕКТРОНИКИ И АВТОМАТИКИ

КурсоваЯработа

Факультет

ВАВТ

Дисциплина

ЭВМ СКС

Студент

Специальность

22.02

Преподаватель

Калиш Г.Г.

МОСКВА

DATE @ «MMMM yyyy» * MERGEFORMAT октябрь 2008

1.

Разработать вычислительное устройство, выполняющее следующиеоперации:

·

Числа представлены в формате с плавающей точкой сразрядностью 18+6.

2.

TOC o «1-3» 1. Техническое задание… PAGEREF_Toc415758381 h 2

2. Содержание… PAGEREF_Toc415758382 h 3

3. Описаниеструктурной схемы устройства с ее обоснованием… PAGEREF_Toc415758383 h 4

4. Описаниеблок-схемы алгоритма выполнения операций и ее микропрограммной реализации.… PAGEREF_Toc415758384 h 6

5. Числовыетестовые примеры выполнения операций с пояснениями… PAGEREF _Toc415758385 h 10

6. Описаниефункциональной схемы устройства.… PAGEREF_Toc415758386 h 11

7. Краткоеописание принципиальной схемы… PAGEREF_Toc415758387 h 12

8. Заключение… PAGEREF_Toc415758388 h 13

9. Списоклитературы.… PAGEREF_Toc415758389 h 13

Структурнаясхема устройства представлена на рисунке1. Она состоит из двух частей. Первая часть схемы, в состав которой входятрегистры Ao иBo и сумматор, предназначенадля работы с порядками чисел. Вторая часть схемы, состоящая из регистров Am, Bm и Z, мультиплексора, сумматораи компаратора предназначена для работы с мантиссами чисел.

При выполненииоперацииделения используется два числа — A (делимое)и B (делитель). Число A хранится в регистрах Ao и Am соответственнопорядок и мантисса. Число Bхранится в регистрах Boи Bmсоответственно порядок и мантисса.

В началеработы делимое A заноситсяв регистры: мантисса в регистр Amс помощью сигнала Y3,порядок в регистр Ao — Y4, аделитель B: мантисса врегистр Bm (Y5), порядок врегистр Bo (Y6). Мантиссаделимого A сдвигаетсявлево путем косой передачи из регистра Am в сумматор. Делитель B поступает в сумматор SM из регистра Bm в прямом или обратномкодах (Y9).Дополнительный код делимого образуется в SM за счет подсуммирования обратного кода делимого B сигналом “+1SM” (Y10).

Цифры частногоZi,определяемые по знаку частичныхостатков в регистре Am,фиксируются в регистре Z путем последовательного занесения их в младшийразряд регистра Z (Y7) и сдвигасодержимого регистра Z(Y8).

Порядокчастного определяется вычитанием порядков на SM путем подачи обратного значения порядка делителя из регистраBo и фиксациирезультата в регистре Bo.

При выполненииоперацииизменения знака используется одно число. Числозаписывается в регистр Bm (Y5)и подается на сумматор SMв обратном коде (Y9)и записывается в регистр Am(Y3) с предварительнымподсумированием единицы в сумматоре (Y10).

Рисунок SEQ Рисунок * ARABIC 1

Блок-схема выполнения операций представлена на рисунке 2.

В началеработы гасится выходная готовность (Y14) и проверяется входная готовность (P1). Послеполучения сигнала входной готовности обнуляются регистры Ao иAm (Y0), Bo и Bm (Y1) иZ (Y2). Далее проверяется кодоперации (P2) дляопределения дальнейших действий.

Операция изменения знака числа — ветвь один.

Записываемисходное число в регистр Bm(Y5).Передаем на SM егообратный код с подсуммированием единицы младшего разряда (Y10). Данные с SM записываем в регистр Am (Y3). После этогоустанавливаем выходную готовность (Y13)изаканчиваем работу.

Операция деления чисел — ветвь два.

Производимзапись: мантиссы делимого в регистр Am (Y3),порядка делимого в регистр Ao (Y4)и мантиссы и порядка делителя в регистр Bm (Y5) и Bo (Y6) соответственно.Вычисляем разность порядков чисел путем сложения первого порядка с обратнымкодом второго (Y11)и сохраняем результат в регистре Bo (Y6).Проверяем равенство делителя нулю (P3). Если делитель равен нулю, то сигнализируем обошибке аргументов и устанавливаем выходную готовность (Y13).Если делитель не равен нулю, тогда деление возможно и начинаетсяцикл поразрядного получения мантиссы частного. На SM передается сдвинутое косой передачейв сторону старших разрядов делимое и обратный код делителя (Y9) с подсуммированием единицы младшего разряда (Y10). С выхода SM частичный остатокзаносится в регистр Am(Y3).Цифра модуля частного вычисляется как сумма по модулю два знаковых разрядовчастичного остатка и делителя и заносится в предварительно сдвинутый на одинразряд влево (Y8)регистр Z (Y7).Проверяем счетчик чисел (P4).Если он не равен нулю, продолжаем цикл по определению разрядов частного. Еслисчетчик равен нулю, то мы определили все разряды частного, и переходим кнормализации результата. Если число не нормализовано (P6), то производим сдвиг Z в сторону старших разрядов(Y8)и уменьшение порядка (Y12). После нормализациичисла устанавливаем выходную готовность и заканчиваем работу.

Для реализацииустройства используется управляющий автомат с выделенной адресной памятью, егосхема изображена на рисунке 3, в таблице 1 представлены состояния егопереходов, в таблице 2 управляющие сигналы и в таблице 4 описаны префиксныефункции.

Рисунок SEQ Рисунок * ARABIC 2

ПЗУ А

Адреса памяти

Условия переходов

Код ПФ

Адреса переходов

Таблица SEQ Таблица * ARABIC 1

Обнуление регистров Ao и Am

Обнуление регистров Bo и Bm

Обнуление регистра Z

Запись в регистрAm

Запись в регистрAo

Запись в регистрBm

Запись в регистрAo

Запись разряда частного в регистр Z

Сдвиг регистра Zв сторону старших разрядов

Выбор операции в сумматоре

Y10

Подсуммирование1 в сумматоре

Y11

Разность порядков

Y12

Уменьшение порядка частного в регистре Bo

Y13

Установка выходной готовности

Y14

Гашение выходной готовности

Таблица SEQ Таблица * ARABIC 2

Рисунок SEQ Рисунок * ARABIC 3

Функция

Значение

Входная готовность

Код операции

Признак равенства 0 делителя

Конец деления

Знак числа в регистре Am

Признак нормализации

Знак числа в регистреBm

Таблица SEQ Таблица * ARABIC 3

На рисунке 4 представлена связь управляющего автомата соперационным автоматом.

Рисунок SEQ Рисунок * ARABIC 4

5.

Пусть X=11010111*23,Y=1101*22.Найти частное от деления X/Y.

Все действия выполняются в устройстве в следующейпоследовательности:

0.1101111

Прямой код делимого

Частное X/Y

1.0011

Дополнительный код делителя

0.0000

Остаток положительный

0.0000

Остаток сдвинут влево на один разряд

1.0011

Дополнительный код делителя

1.0011

Остаток отрицательный

0.0111

Остаток сдвинут влево на один разряд

0.1101

Прямой код делителя

1.0100

Остаток отрицательный

100

0.1001

Остаток сдвинут влево на один разряд

0.1101

Прямой код делителя

1.0110

Остаток отрицательный

1000

0.1101

Остаток сдвинут влево на один разряд

0.1101

Прямой код делителя

1.1010

Остаток отрицательный

10000

Одновременно вычисляется порядок частного следующим образом:

pc= px — py = 0.011 — 0.010 = 0.001

Функциональнаясхема устройства представлена на рисунке 5.

Функциональнаясхема реализует схему работы с мантиссами.

Используемыймультиплексор 2´

1на вход которого подается число в прямом и дополнительном коде и в зависимостиот ситуации выбирается одно из двух чисел. В процессе работы осуществляетсяконтроль делителя на равенство нулю, поэтому используемый мультиплексор должениметь стробируемый вход.

Сумматорскладывает числа, которые пришли с выхода мультиплексора и регистра Am, результатпереписывается в регистр Am, который запоминает это число, сдвигаетего влево в сторону старших разрядов и снова передает его на сумматор.

Так же старшийразряд регистра подается на результирующий последовательно параллельный регистрZ, в котором происходитнакопление результата. После определение результата, полученное число надонормализовать и поэтому результирующий регистр кроме последовательного входа ипараллельного вывода должен осуществлять сдвиг числа влево в сторону старшихразрядов.

Рисунок SEQ Рисунок * ARABIC 5

Принципиальнаясхема устройства представлена на рисунке 6.

Два числапоступают на сумматор, который их суммирует и передает результат на регистр. Вкачестве сумматора используется микросхема К555ИМ6, а в качестве регистраК155ИР13 и К555ИР11 которые отличаются только разрядностью. Старший разрядрегистра поступает на вход результирующего последовательно – параллельногорегистра, в котором накапливается результат. В данной схеме в качестверезультирующего регистра используется микросхема К531ИР24.

Рисунок SEQ Рисунок * ARABIC 6

В даннойкурсовой работе было разработано вычислительное устройство, выполняющееследующие операции:

·

Построен алгоритм обработкичисел. Расписаны управляющие сигналы и префиксные функции. По имеющемся даннымпостроена функциональная схема устройства. Также была построена принципиальнаясхема указанной части устройства, в которой были использованы конкретныемикросхемы.Приведен тестовыйпример выполнения операций.

1.

2.

3.

4.

5.

6.

еще рефераты

Еще работы по компьютерам и переферийным устройствам

Реферат по компьютерам и переферийным устройствам

Сопряжение спектрометра с персональным компьютером

29 Августа 2013

Реферат по компьютерам и переферийным устройствам