Реферат: Обзор процессоров и шин ПВМ начиная с 386 машин

Московский институт радиотехники электроники иавтоматики

кафедра АСОИУ при ИнтерЭВМ

_Р Е Ф Е Р А Т

_Тема: . Обзор процессоров и шинПВМ

начиная с 386 машин.

— 2 -

1. Введение в МП 80386 фирмы Intel

МП вышел на рынок с уникальным преимуществом. Он является

первым 32 — разрядным МП, для которого пригодно существующее

прикладное программное обеспечение стоимостью 6,5млрд. долл.,

написанное для МП предыдущих моделей от 8086/88 до80286 (клон

IBM PC). Говорят, что системы совместимы, еслипрограммы напи-

санные на одной системе, успешно выполняются надругой. Если

совместимость распространяется только в одномнаправлении, от

старой системы к новой, то говорят о совместимости снизу

вверх. Совместимость снизу вверх на обьектном уровнеподдержи-

вает капиталовложения конечного пользователя в программное

обеспечение, поскольку новая система простозаменяет более

медленную старую. Микропроцессор 80386 совместимснизу вверх с

предыдущими поколениями МП фирмы Intel. Это означаетчто прог-

раммы написанные специально для МП 80386 и использующие его

специфические особенности, обычно не работают наболее старых

моделях. Однако, так как набор команд МП 80386 иего модули

обработки являются расширениями набора командпредшествующих

моделей, программное обеспечение последних совместимо снизу

вверх с МП 80386.

Специфическими особенностями МП 80386 являются многозадач-

ность, встроенное управление памятью, виртуальная память с

разделением на страницы, защита программ и большое адресное

пространство. Аппаратная совместимость спредыдущими моделями

сохранена посредством динамического измененияразрядности ма-

гистрали. МП 80386 выполнен на основе технологииCHMOS III

фирмы Intel, которая вобрала с себя быстродействиетехнологии

HMOS (МДП высокой плотности) и малое потреблениемощности тех-

— 3 -

нологии CMOS (КМДП). МП 80386 предусматривает переключение

программ, выполняемых под управлением различныхоперационных

систем, такие как MS-DOS и UNIX. Это свойствопозволяет разра-

ботчикам программ включать стандартное прикладноепрограммное

обеспечение для 16 -разрядных МП непосредственно в32 -разряд-

ную систему. Процессор определяет адресноепространство как

один или несколько сегментов памяти любого размера вдиапазоне

от 1 байт до 4 Гбайт (4*2 530 0 байт). Этисегменты могут быть ин-

дивидуально защищены уровнями привилегий и такимобразом изби-

рательно разделяться различными задачами. Механизмзащиты ос-

нован на понятии иерархии привилегий илиранжированного ряда.

Это означает, что разным задачам или программаммогут быть

присвоены определенные уровни, которыеиспользуются для дан-

ной задачи. Схема поддержки программ МП 80386представлена на

рис 1.

Заметим, что на рисунке некоторые битырегистров являются

неопределенными или отмечены как зарезервированныефирмой In-

tel для использования в будущем.

Рисунок 1 расположен на следующей странице.

— 4 -

рис.1

┌────────────────────────────┐

│ Защищенная среда МП 80386 │

└─────────────┬──────────────┘

┌──────────────────────┴────────────────────────┐

│ Процессор выбирает программы поочереди. │

│ Уровни привилегий гарантируютпользователям, │

│ что информация будет вбезопасности. │

│ Набор команд МП 80386 включает всекоманды │

│ МП 8086 и80286. │

└──────────────────────┬────────────────────────┘

│

┌─────────┬─────────┬──────────┼────────────┬───────────┬─────────┐

│Программы│Программы│ Программы│ Ядро │Остальные │Код │

│ для МП │ для МП │ для МП │операционной│программы │изгото- │

│ 8086 │ 80286 │ 80386 │ системы │операцион- │товителя │

│ │ │ │ │ные │комплекс-│

│ │ │ │ │ системы │ного обо-│

│ │ │ │ │ │рудования│

│ │ │ │ │ │ │

│ 3 │ 3 │ 3 │0 │ 1 │ 2 │

└─────────┴─────────┴──────────┴────────────┴───────────┴─────────┘

Сегменты памяти с различными уровнями привилегий

— 5 -

2. Режимы процессора

Для более полного понятия системы команд МП80386 необхо-

димо предварительно описать общую схему его работыи архитек-

туру.

В данном реферате не раскрывается болееподробно значения

некоторых специфических слов и понятий, считая, что читатель

предварительно ознакомился с МП 8086 и МП 80286 и имеет

представление о их работе и архитектуре. Описываютсятолько те

функции МП 80386, которые отсутствуют или измененыв предыду-

щих моделях МП.

МП 80386 имеет два режима работы: режимреальных адресов,

называемый реальным режимом, и защищенный режим.

2.1. Реальный режим

При подаче сигнала сброса или при включениипитания уста-

навливается реальный режим, причем МП 80386 работаеткак очень

быстрый МП 8086, но, по желанию программиста, с32-разрядным

расширением. В реальном режиме МП 80386 имеет такуюже базовую

архитектуру, что и МП 8086, но обеспечивает доступк 32-раз-

рядным регистрам. Механизм адресации, размерыпамяти и обра-

ботка прерываний МП 8086 полностью совпадают с аналогичными

функциями МП 80386 в реальном режиме.

Единственным способом выхода из реальногорежима является

явное переключение в защищенный режим. Взащищенный режим МП

80386 входит при установке бита включения защиты(РЕ) в нуле-

вом регистре управления (CR0) с помощью командыпересылки (MOV

— 6 -

to CR0). Для совместимости с МП 80286 с цельюустановки бита

РЕ может быть также использована команда загрузкислова состо-

яния машины LMSW. Процессор повторно входит вреальный режим в

том случае, если программа командой пересылкисбрасывает бит

РЕ регистра CR0.

2.2. Защищенный режим

Полные возможности МП 80386 раскрываются взащищенном режи-

ме. Программы могут исполнять переключение междупроцессами с

целью входа в задачи, предназначенные для режимавиртуального

МП 8086. Каждая такая задача проявляет себя в семантике МП

8086 (т.е. в отношениях между символами иприписываемыми им

значениями независимо от интерпретирующего их оборудования).

Это позволяет выполнять на МП 80386 программноеобеспечение

для МП 8086 — прикладную программу или целуюоперационную сис-

тему. В то же время задачи для виртуального МП 8086изолирова-

ны и защищены как друг от друга, так и от главнойоперационной

системы МП 80386. Далее перейдем непосредственно крассмотре-

нию шины данных МП 80386.

3. Шины

Прежде всего дадим определение шины. Шина — этоканал пере-

сылки данных, используемый совместно различнымиблоками систе-

мы. Шина может представлять собой набор проводящихлиний, выт-

равленных в печатной плате, провода припаянные квыводам разь-

емов, в которые вставляются печатные платы, либоплоский ка-

бель. Компоненты компьютерной системы физически расположены

на одной или нескольких печатных платах, причем ихчисло и фу-

— 7 -

нкции зависят от конфигурации системы, ееизготовителя, а час-

то и от поколения микропроцессора.

Информация передается по шине в виде группбитов. В состав

шины для каждого бита слова может быть предусмотренаотдельная

линия (параллельная шина), или все биты слова могутпоследова-

тельно во времени использовать одну линию(последовательная

шина). На рис 2. нарисовано типичное подключениеустройств к

шине данных. рис.2

┌───────────┐ ┌───────────┐

│ Устройство│ │Устройство │

│ вывода │ │ ввода │

└───┬──┬────┘ └───┬──┬────┘

│ │ │ │

┌─────────┐┌──────────┐┌───┴──┴────┐ ┌───┴──┴────┐

│ ОЗУ │ │ ПЗУ │ │ Выходной │ │Входной │

│ │ │ │ │ буфер │ │ буфер │

└─┬┬┬┬┬┬┬┬┘└─┬┬┬┬┬┬┬┬─┘└─┬┬┬┬┬┬┬┬──┘ └┬┬┬┬┬┬┬┬───┘

││││││││ ││││││││ ││││││││ ││││││││ ┌─────┐

──┴┼┼┼┼┼┼┼────┴┼┼┼┼┼┼┼─────┴┼┼┼┼┼┼┼──────┴┼┼┼┼┼┼┼──┤D 40 0П │

───┴┼┼┼┼┼┼─────┴┼┼┼┼┼┼──────┴┼┼┼┼┼┼───────┴┼┼┼┼┼┼──┤ р │

────┴┼┼┼┼┼──────┴┼┼┼┼┼───────┴┼┼┼┼┼────────┴┼┼┼┼┼──┤ о │

─────┴┼┼┼┼───────┴┼┼┼┼────────┴┼┼┼┼─────────┴┼┼┼┼──┤ ц │

──────┴┼┼┼────────┴┼┼┼─────────┴┼┼┼──────────┴┼┼┼──┤ е │

───────┴┼┼─────────┴┼┼──────────┴┼┼───────────┴┼┼──┤ с │

────────┴┼──────────┴┼───────────┴┼────────────┴┼──┤ с │

─────────┴───────────┴────────────┴─────────────┴──┤D 47 0о │

│ р │

└─────┘

— 8 -

3.1 Шина с тремя состояниями

Шина с тремя состояниями напоминает телефоннуюлинию общего

пользования, к которой подключено много абонентов.Три состо-

яние на шине — это состояния высокого уровня,низкого уровня и

высокого импеданса. Состояние высокого импеданса позволяет

устройству или процессору отключиться от шины и невлиять на

уровни, устанавливаемые на шине другими устройствамиили про-

цессорами. Таким образом, только одно устройствоявляется ве-

дущим на шине. Управляющая логика активизирует вкаждый конк-

ретный момент только одно устройство, котороестановиться ве-

дущим. Когда устройство активизировано, оно помещает свои

данные на шину, все же остальные потенциальныеведущие перево-

дятся в пассивное состояние.

К шине может быть подключено много приемныхустройств -

получателей. Обычно данные на шине предназначаютсятолько для

одного из них. Сочетание управляющих и адресныхсигналов, оп-

ределяет для кого именно. Управляющая логикавозбуждает специ-

альные стробирующие сигналы, чтобы указатьполучателю когда

ему следует принимать данные. Получатели иотправители могут

быть однонаправленными (т.е. осуществлять тольколибо переда-

чу, либо прием) и двунаправленными (осуществлять ито и дру-

гое). На рис. 3 показаны двунаправленныеотправители/получате-

ли, подключенные к шине.

Рисунок 3 расположен на следующей странице.

— 9 -

рис.3

┌──────────────────┐

│ Микропроцессор │

└──────────────────┘

┌──────────────────┐

┌─────────────┤ Управляющая ├────────────┐

│ ┌───┤ логика ├──┐ │

│ │ └──────────────────┘ │ │

│ └───────┐Разрешение┌─────┘ │

│ Активизация │ │ Активизация │

выхода 1 │ │ выхода 2

┌─────┴─────────────┐ │ ~ │ ┌───────────┴──────┐

│ Строб данных │ ┌┴┐ ║ ┌┴┐ │ Строб данных │

│ Выходные├──┤├─┬──╢ ┌─┤ ├──┤Выходные │

│Отправи- данные │ └─┘│ ║ │ └─┘ │ данные Отправи-│

│тель/по- Входные │ │ ║ │ │Входные тель/по-│

│лучатель 1 данные ├_─────┘ ╟──┴─────_┤ данныелучатель 2│

└───────────────────┘ ║ └──────────────────┘

║

~ Линия шины

Шинная (магистральная) организация получилаширокое расп-

ространение, поскольку в этом случае все устройстваиспользуют

единый протокол сопряжения модулей центральныхпроцессоров и

устройств ввода-вывода с помощью трех шин.

- 10 -

3.2 Типы шин

Сопряжение с центральным процессоромосуществляется посредс-

твом трех шин: шины данных, шины адресов и шиныуправления.

Шина данных служит для пересылки данных между ЦП ипамятью или

ЦП и устройствами ввода-вывода. Эти данные могутпредставлять

собой как команды ЦП, так и информацию, которую ЦПпосылает в

порты ввода-вывода или принимает оттуда. В МП 8088шина данных

имеет ширину 8 разрядов. В МП 8086, 80186, 80286ширина шины

данных 16 разрядов; в МП 80386 — 32 разряда.

Шина адресов используется ЦП для выбора требуемой ячейки

памяти или устройства ввода-вывода путем установки ан шине

конкретного адреса, соответствующего одной из ячеекпамяти или

одного из элементов ввода-вывода, входящих всистему. Наконец

по шине управления передаются управляющие сигналы, предназна-

ченные памяти и устройствам ввода-вывода. Этисигналы указыва-

ют направление передачи данных (в ЦП или из ЦП), атакже мо-

менты передачи.

Магистральная организация предпологает, какправило, нали-

чие управляющего модуля, который выступает в ролидиректора -

распорядителя при обмене данными. Основное назначение этого

модуля - организация передачи слова между двумядругими моду-

лями.

3.3 Операции на магистрали

Операция на системной магистрали начинается стого, что уп-

равляющий модуль устанавливает на шине кодовое словомодуля -

отправителя и активизирует линию стробаотправителя. Это поз-

воляет модулю, кодовое слово которого установлено на шине,

— 11 -

понять, что он является отправителем. Затемуправляющий модуль

устанавливает на кодовое слово модуля — получателя иактивизи-

рует линию строба получателя. Это позволяетмодулю, кодовое

слово которого установлено на шине, понять, чтоон является

получателем.

После этого управляющий модуль возбуждает линиюстроба дан-

ных, в результате чего содержимое регистраотправителя пересы-

лается в регистр получателя. Этот шаг может бытьповторен лю-

бое число раз, если требуется передать много слов.

Данные пересылаются от отправителя получателю в ответ на

импульс, возбуждаемый управляющим модулем насоответствующей

линии строба. При этом предполагается, что к моментупоявления

импульса строба в модуле — отправителе данныеподготовлены к

передаче, а модуль — получатель готов принять данные. Такая

передача данных носит название синхронной(синхронизирован-

ной).

Что произойдет, если модули участвующие в обмене(один или

оба), могут передавать или принимать данные толькопри опреде-

ленных условиях ? Процессы на магистралях могутносить асинх-

ронный (несинхронизированный) характер. Передачу данных от

отправителя получателю можно координировать спомощью линий

состояния, сигналы на которых отражают условия работы обоих

модулей. Как только модуль назначается отправителем,он прини-

мает контроль над линией готовности отправителя, сигнализируя

с ее помощью о своей готовности принимать данные.Модуль, наз-

наченный получателем, контролирует линию готовностиполучате-

ля, сигнализируя с ее помощью о готовности приниматьданные.

При передаче данных должны соблюдаться дваусловия. Во-пер-

— 12 -

вых, передача осуществляется лишь в том случае,если получа-

тель и отправитель сигнализируют о своей готовности. Во-вто-

рых, каждое слово должно передаваться один раз. Дляобеспече-

ния этих условий предусматривается определеннаяпоследователь-

ность действий при передачи данных. Этапоследовательность но-

сит название протокола.

В соответствии с протоколом отправитель, подготовив новое

слово, информирует об этом получателя. Получатель,приняв оче-

редное слово, информирует об этом отправителя.Состояние линий

готовности в любой момент времени определяетдействия, которые

должны выполнять оба модуля.

Каждый шаг в передаче данных от одной частисистемы к дру-

гой называется циклом магистрали (или частомашинным циклом).

Частота этих циклов определяется тактовыми сигналамиЦП. Дли-

тельность цикла магистрали связана с частотойтактовых сигна-

лов. Типичными являются тактовые частоты 5, 8, 10и 16 МГц.

Наиболее современные схемы работают на частоте до 24МГц.

3.4 Порты ввода-вывода

Адресное пространство ввода-вывода организовано ввиде пор-

тов. Порт представляет собой группу линийввода-вывода, по ко-

торым происходит параллельная передача информациимежду ЦП и

устройством ввода-вывода, обычно по одному биту налинию. Чис-

ло линий в порте чаще всего совпадает с размеромслова, харак-

терным для данного процессора. Входной порт чащевсего органи-

зуется в виде совокупности логических вентилей, через которые

входные сигналы поступают на линии системной шиныданных. Вы-

ходной порт реализуется в виде совокупноститриггеров, в кото-

— 13 -

рых хранятся сигналы, снятые с шины данных.

Если в передаче информации участвует процессор, то направ-

ление потока входной и выходной информации принято рассматри-

вать относительно самого процессора. Входной порт — это любой

источник данных (например, регистр), которыйизбирательным об-

разом подключается к шине данных процессора ипосылает слово

данных в процессор. Наоборот, выходной портпредставляет собой

приемник данных ( например, регистр), которыйизбирательным

образом подключается к шине данных процессора. Будучи выбран,

выходной порт принимает слово данных измикропроцессора.

Процессор должен иметь возможностькоординировать скорость

своей работы со скоростью работы внешнегоустройства, с кото-

рым он обменивается информацией. В противном случаеможет по-

лучиться, что входной порт начнет пересылать данныееще до то-

го как, процессор их затребует, и процесс пересылкиданных на-

ложится на какой-то другой процесс в ЦП. Как ужеотмечалось,

эта координация работы двух устройств носитназвание «рукопо-

жатия», или квитирования.

Теперь подробнее остановимся на режимах работыпортов вво-

да-вывода. Существуют три вида взаимодействияпроцессора с

портами ввода-вывода: программное управление, режимпрерываний

и прямой доступ к памяти (ПДП).

Программно-управляемый ввод-вывод инициируетсяпроцессором,

который выполняет программу, управляющую работойвнешнего уст-

ройства. Режим прерываний отличается тем, чтоинициатором вво-

да-вывода является внешнее устройство. Устройство,подключен-

ное к выводу прерываний процессора, повышаетуровень сигнала

на этом выводе (или в зависимости от типапроцессора понижает

- 14 -

его). В ответ процессор, закончив выполнениетекущей команды,

сохраняет содержимое программного счетчика всоответствующем

стеке и переходит на выполнение программы,называемой програм-

мой обработки прерываний, чтобы завершить передачуданных.

ПДП тоже инициируется устройством. Передача данных между

памятью и устройством ввода-вывода осуществляетсябез вмеша-

тельства процессора. Как правило, для организацииПДП исполь-

зуются контроллеры ПДП, выполненные в видеинтегральных схем.

3.5 Униварсальныйсинхронно-асинхронный

приемопередатчик

Микропроцессор взаимодействует с перифирийнымиустройства-

ми, принимающими и передающими данные впоследовательной фор-

ме. В процессе этого взаимодействия процессор долженвыполнять

преобразование параллельного кода впоследовательный, а также

последовательного в параллельный.

Чаще всего пересылка данных между процессором и периферий-

ными устройствами выполняются асинхронно. Другими словами,

устройство может передавать данные в любой моментвремени. Ес-

ли данные не передаются, устройство посылает простобиты мар-

кера, обычно высокий уровень сигнала, что даетвозможность не-

медленно обнаружить любой разрыв цепи передачи. Если устройс-

тво готово передавать данные, передатчик посылаетнулевой бит,

обозначающий начало посылки. За этим нулевымбитом следуют

данные, затем бит четности и, наконец, один илидва стоп-би-

та. Закончив передачу, отправитель продолжаетпосылать высокий

уровень сигнала в знак того, что данные отсутствуют.

Для удобства проектирования интерфейса процессора с уст-

- 15 -

ройствами последовательного ввода-вывода (каксинхронными, так

и асинхронными) разработаны микросхемыуниверсальных синхрон-

но-асинхронных приемопередатчиков (УСАПП). В составУСАПП вхо-

дят функционирующие независимо секцииприемника-передатчика.

Типичный УСАПП изображен на рис. 4

Рисунок 4 расположен на следующей странице.

— 16 -

Разреше- От триггера

ние по- 8 7 6 5 4 3 21 " Буфер

лучения Данные передатчика

данных ‑ ‑ ‑ ‑ ‑ ‑ ‑‑ свободен"

──┬─── ├─┴─┴─┴─┴─┴─┴─┤ ж е а б в г д ─────┬─────

└─────┤ Вентили И │ │ │ ‑ ‑ ‑ ‑ ‑ │

├─┬─┬─┬─┬─┬─┬─┤ │ │ ┌┴──┴──┴──┴──┴┐ │

├─┴─┴─┴─┴─┴─┴─┤ ┌──────┐ └──_│ Вентили И │ │

│ Буферный ре-│ │ R ├─────_│ │_─────┘

│ гистр прием-│_─┬_│Триггер│ └─┬───┬────┬──┘

│ ника │ │ │«Данные│ │ │ │

└─────────────┘ │ │готовы»│ ┌─┴───┴────┴──┐

‑ │ │S │ │ Регистр сос-│_──────┐

└────────┐ │ └┬──────┘ │тояния │ │

Биты управления │ │ └────────────_└─────────────┘ │

от регистра состояния│ └────────────────────────┐ │

└─────────────┐ ┌──────┴────┐ │

├──────────────────────┐ └──────┤ Сдвиговый ├────────┘

┌────┴────┐ ┌────┴─────┐ │ регистр │

│ Логика ├───────────_│ Логика ├─────_│ приемника │

│проверки │ │ проверки │ │СР │

│паритета │ │ границы │ └───────────┘

│ │ │ кадра │ ‑

└───‑─────┘ └──────────┘ │

┌───┴─────┐ ┌──────────┐ │

│Проверка │ │Синхрони- │ │

│стартово-│ │зирующий │ │

│го бита │_───────────┤генератор├───────┘

— 17 -

‑ Последовательный вход ‑ Частота16хТ Рис. 4

Буквами обозначено: а — Данные готовы; б — Наложение; в- Ошибка

кадра; г — Ошибка четности; д — Буфер пере-

датчика свободен; е — Разрешениечтения слова

состояния; ж — Сброс триггера "Данные гото-

вы"

УСАПП заключен в корпус с 40 выводами и являетсядуплексным

устройством (т. е. может передавать и приниматьодновременно).

Он выполняет логическое форматирование посылок. Дляподключе-

ния УСАПП могут потребоваться дополнительные схемы,однако нет

необходимости в общем тактовом генераторе, синхронизирующем

УСАПП и то устройство, с которым установлена связь.В передат-

чике УСАПП предусмотрена двойная буферизация, поэтому следую-

щий байт данных может приниматься из процессора, как только

текущий байт подготовлен для передачи.

Выпускаются микросхемы УСАПП со скоростямипередачи до 200

Кбод. Скорость работы передатчика и приемника (необязательно

одинаковые) устанавливаются с помощью внешнихгенераторов,

частота которых должна в 16 раз превышать требуемую скорость

передачи. Сигналы от внешних генераторов поступаютна раздель-

ные тактовые входы приемника и передатчика.

Обычно и микропроцессор, и устройстваввода-вывода подклю-

чаются к своим УСАПП параллельно. Между УСАППдействует после-

довательная связь (например по стандарту RS-232C).

— 18 -

4. MULTIBUS

Структура магистрали, обеспечивающей сопряжениевсех аппа-

ратных средств, является важнейшим элементомвычислительной

системы. Магистраль позволяет многочисленнымкомпонентам сис-

темы взаимодействовать друг с другом. Кроме того, вструктуру

магистрали заложены возможности возбуждения прерываний, ПДП,

обмена данными с памятью и устройствами ввода-выводаи т. д.

Магистраль общего назначения MULTIBUS фирмы Intelпредстав-

ляет собой коммуникационный канал, позволяющийкоординировать

работу самых разнообразных вычислительных модулей.Основой ко-

ординации служит назначение модуля системы MULTIBUS атрибутов

ведущего и ведомого.

4.1 Магистрали MULTIBUS I/II.

Одним из наиболее важных элементов вычислительнойсистемы

является структура системной магистрали,осуществляющей сопря-

жение всех аппаратных средств. Системная магистральобеспечи-

вает взаимодействие друг с другом различныхкомпонентов систе-

мы и совместное использование системных ресурсов. Последнее

обстоятельство играет важную роль в существенном увеличении

производительности всей системы. Кроме того,системная магист-

раль обеспечивает передачу данных с участием памяти и уст-

ройств ввода-вывода, прямой доступ к памяти ивозбуждение пре-

рываний.

Системные магистрали обычно выполняются такимобразом, что

сбои проходящие в других частях системы, не влияютна их функ-

ционирование. Это увеличивает общую надежностьсистемы. Приме-

рами магистралей общего назначения являютсяпредложенные фир-

— 19 -

мой Intel архитектуры MULTIBUS I и II,обеспечивающие коммуни-

кационный канал для координации работы самыхразнообразных вы-

числительных модулей.

MULTIBUS I и MULTIBUS II используют концепцию«ведущий-ве-

домый». Ведущим является любой модуль, обладающий средствами

управления магистралью. Ведущий с помощью логикидоступа к ма-

гистрали захватывает магистраль, затем генерируетсигналы уп-

равления и адреса и сами адреса памяти илиустройства вво-

да-вывода. Для выполнения этих действий ведущий оборудуется

либо блоком центрального процессора, либо логикой,предназна-

ченной для передачи данных по магистрали к местамназначения и

от них. Ведомый — это модуль, декодирующийсостояние адресных

линий и действующий на основании сигналов,полученных от веду-

щих; ведомый не может управлять магистралью.Процедура обмена

сигналами между ведущим и ведомым позволяет модулямразличного

быстродействия взаимодействовать через магистраль.Ведущий ма-

гистрали может отменить действия логики управления магист-

ралью, если ему необходимо гарантировать для себяиспользова-

ние циклов магистрали. Такая операция носит название«блокиро-

вания» магистрали; она временнопредотвращает использование

магистрали другими ведущими.

Другой важной особенностью магистрали является возможность

подключения многих ведущих модулей с цельюобразования многоп-

роцессорных систем.

MULTIBUS I позволяет передать 8- и 16разрядные данные и

оперировать с адресами длиной до 24 разрядов.

MULTIBUS II воспринимает 8-, 16- и 32-разрядныеданные, а

адреса длиной до 32 разрядов. Протоколы магистралейMULTIBUS I

— 20 -

и II подробно описаны в документации фирмы Intel,которую сле-

дует тщательно изучить перед использованием этихмагистралей в

какой — либо системе.

4.2 MULTIBUS I

MULTIBUS I фирмы Intel представляет собой16-разрядную мно-

гопроцессорную систему, согласующуюся со стандартомIEEE 796.

На рис. 5 приведена структурная схема сопряжения смагистралью

MULTIBUS I. На рисунке не показана локальная шина илокальные

ресурсы МП 80386.

Рисунок 5 расположен на следующей странице.

Рис.5

— 21 -

╔═════════════╗

┌──────────────────────────────────────_║ ║

│ ┌────────────────────────╢ ║─────┐

│ │ ┌──────────────────────╢ 80386 ╟───┐ │

│ │ │ ┌─────────\ ║ │ │ Разре-

│ │ │ │┌───────/ ║ │ │ шение

│ │ │ ││ ╚═╤═╤═════════╝ │ │ байта

│ Состояние│ │ Данные ││ Адрес │ └───────┐ │ │

│ МП 80386│ │ МП 80386││ МП 80386│ ┌─────┐ │ │ │

│ │ │ ││ │ │ │ │ │ │

┌──┴──────┐ ┌───\─/──┐ │ │ ┌─────\─/ ──┐ ││ ┌──\─/──┐

│Генератор│ │ Логика │ │ │ │ Дешифратор│ │ │ │Логика │

│состояния│ │S0#-S1# │ │ │ │ адреса │ │ │ │ А0/А1 │

│ожидания │ │ │ │ │ └──────┬────┘│ │ └──┬─┬──┘

└─────‑───┘ └───┬────┘ ││ │ │ │ │ │

│ ┌─────────┴────┐ │ │ │ │ │ │ │

┌─┴─┼─────────┬────┼─────────┼─┼──────────┘ │ │ │ │

┌────────┐ ┌─────────┐ ┌─\ /──────┐ ┌\─/─────\─/──┐

│ Арбитр │ │ Контроллер│ │Приемо- │ │ Адресные │

│магистрали│ │ магистрали│ │передатчик│ │ фиксаторы │

│ 82289 │ │ 82286 │ │данных │ └─────────────┘

└──────────┘ └───────────┘ └──────────┘ ‑ ‑

‑ ‑ ‑ ‑Данные │ │ Адрес

│ │ │ │MULTIBUS │ │ MULTIBUS

═════════════════════════════════════════════════════════════════

MULTIBUS I

— 22 -

4.3 Пример интерфейса магистрали MULTIBUS I

Один из способов организации взаимодействиямежду МП 80386

и магистралью MULTIBUS I заключается в генерациивсех сигналов

MULTIBUS I c помощью программируемых логическихматриц (ПЛМ) и

схем ТТЛ. Проще использовать интерфейс, совместимый с МП

80286. Основные черты этого интерфейса описаны ниже.

Интерфейс магистрали MULTIBUS I состоит из совместимого с

МП 80286 арбитра магистрали 82288. Контроллерможет работать

как в режиме локальной магистрали, так и в режимеMULTIBUS I;

резистор на входе МВ схемы 82288, подключенный кисточнику пи-

тания, активизирует режим MULTIBUS I. Выходнойсигнал MBEN де-

шифратора адреса на ПЛМ служит сигналом выбора обеихмикросхем

82288 и 828289. Сигнал AEN # с выхода 82289открывает выходы

контроллера 82288.

Взаимодействие между процессором 80386 и этими двумя уст-

ройствами осуществляется с помощью ПЛМ, вкоторые записаны

программы генерации и преобразования необходимыхсигналов. Ар-

битр 82289 вместе с арбитрами магистрали другихвычислительных

подсистем координирует управление магистралью MULTIBUS I,

обеспечивая управляющие сигналы, необходимые для получения

доступа к ней.

В системе MULTIBUS I каждая вычислительнаяподсистема пре-

тендует на использование общих ресурсов. Еслиподсистема зап-

рашивает доступ к магистрали, когда другая системауже исполь-

зует магистраль, первая подсистема должна ожидатьее освобож-

дения. Логика арбитража магистрали управляетдоступом к ма-

гистрали всех подсистем. Каждая вычислительнаяподсистема име-

ет собственный арбитр магистрали 82289. Арбитрподключает свой

— 23 -

процессор к магистрали и разрешает доступ к нейведущим с бо-

лее высоким или более низким приоритетом всоответствии с за-

ранее установленной схемой приоритетов.

Возможны два варианта процедуры управлениязанятием магист-

рали: с последовательным и параллельным приоритетом. Схема

последовательного приоритета реализуется путемсоединения це-

почкой входов приоритета магистрали (BPRN #) ивыходов приори-

тета магистрали (BPRO #) всех арбитров магистралив системе.

Задержка, возникающая при таком соединении,ограничивает число

подключаемых арбитров. Схема параллельногоприоритета требует

наличия внешнего арбитра, который принимает входные сигналы

BPRN # от всех арбитров магистрали и возвращаетактивный сиг-

нал BPRО # запрашивающему арбитру с максимальным приоритетом.

Максимальное число арбитров, участвующих в схеме спараллель-

ным приоритетом, определяется сложностью схемыдешифрации.

После завершения цикла MULTIBUS I арбитр, занимающий ма-

гистраль, либо продолжает ее удерживать, либо освобождает с

передачей другому арбитру. Процедура освобождениямагистрали

может быть различной. Арбитр может освобождать магистраль в

конце каждого цикла, удерживать магистраль до техпор пока не

будет затребована ведущим с более высоким приоритетом, или

освобождать магистраль при поступлении запроса отведущего с

любым приоритетом.

Система MULTIBUS I с 24 линиями адреса и 16линиями данных.

Адреса системы расположены в диапазоне 256 кбайт (между

F00000H и F3FFFFH), причем используются все 24линии. 16 линий

данных представляют младшую половину (младшие 16разрядов) 32-

разрядной шины данных МП 80386. Адресные разрядыMULTIBUS I

— 24 -

нумеруются в шеснадцатеричной системе; А23-А0 В МП80386 ста-

новятся ADR17# — ADR0# в системе MULTIBUS I.Инвертирующие ад-

ресные фиксаторы поразрядно преобразуют выходныесигналы адре-

са МП 80386 в адресные сигналы с низким активнымуровнем для

магистрали MULTIBUS I.

Дешифратор адреса. Система MULTIBUS I обычновключает и об-

щую, и локальную память. Устройства ввода-вывода(УВВ) также

могут быть расположены как на локальноймагистрали, так и на

MULTIBUS I. Отсюда следует, что: 1) пространствоадресов МП

80386 должно быть разделено между MULTIBUS I илокальной ма-

гистралью и 2) должен использоваться дешифратор адресов для

выбора одной из двух магистралей. Для выбора магистралиMULTI-

BUS I требуются два сигнала:

1. Сигнал разрешения MULTIBUS I (MBEN) служитсигналом вы-

бора контроллера магистрали 82288 и арбитрамагистрали 82289 в

схеме сопряжения с MULTIBUS I. Другие выходы ПЛМдешифратора

служат для выбора памяти и УВВ на локальноймагистрали.

2. Для обеспечения 16-разрядного цикла магистралипроцессо-

ру 80386 должен быть возвращен активный сигнал размера шины

BS16#. К уравнению ПЛМ, описывающему условиявозбуждения сиг-

нала BS16#, могут быть добавлены дополнительныечлены для дру-

гих устройств, требующих 16-разрядной шины.

Ресурсы ввода-вывода, подключенные к магистралиMULTIBUS I,

могут быть отображены на отдельное пространствоадресов вво-

да-вывода, независимых от физического расположения устройств

на магистрали I, либо отображены на пространствоадресов памя-

ти МП 80386. Адреса УВВ, отображенных напространство памяти,

должны декодироваться для возбуждения правильныхкоманд вво-

— 25 -

да-вывода. Это декодирование должно осуществляться для всех

обращений к памяти, попадающих в областьотображения адресов

ввода-вывода.

Адресные фиксаторы и приемопередатчики данных. Адрес во

всех циклах магистрали должен фиксироваться, потому что по

протоколу MULTIBUS I на адресных входах долженудерживаться

достоверный адрес по крайней мере 50 нс после того,как коман-

да MULTIBUS I становится пассивной. Сигналразрешения адреса

(AEN#) на выходе арбитра магистрали 82289 становитсяактивным,

как только арбитр получает управление магистральюMULTIBUS I.

Сигнал AEN# действует как разрешающий дляфиксаторов MULTIBUS

I. Как показано на рис. 6 выходной сигнал ALE#контроллера ма-

гистрали 82288 фиксирует адрес от МП 80386.

Рис.6

Адрес Данные

А23-А0 │ D15-D0 │

┌──────────────┐ALE# ┌───────────────┐DEN

│ Инвертирующий ├─────── │ Инвертирующие ├─────

│ фиксатор │ (От 82288) │фиксаторы/прие-│

└──────┬────────┘ │ мопередатчики ├─────

AD17#- │ └──────┬─────────┘DT/R#

AD0# DATF#- │ (От 82288)

DAT0#

Разряды данных MULTIBUS I нумеруются вшестнадцатеричной

системе, так что D15-D0 превращается в DATF#-DAT0#.Инвертиру-

ющие факторы и приемопередатчики вырабатываютнизкий активный

— 26 -

уровень для магистрали MULTIBUS I. Данныефиксируются только в

циклах записи. Во время цикла записи адреснымификсаторами и

фиксаторами - приемопередатчиками данных управляют входные

сигналы ALE#, DEN и DT/R# от контроллера 82288. Вциклах чте-

ния фиксаторы — приемопередатчики управляютсясигналом локаль-

ной магистрали RD#. Если при использовании сигналаDEN за ло-

кальным циклом записи немедленно последует циклчтения MULTI-

BUS I, на локальной магистрали МП 80386 возникнетконфликтная

ситуация.

4.4 Магистраль расширения ввода-вывода iSBX

Магистраль iSBX независима от типа процессора или платы.

Каждый интерфейс расширения непосредственно поддерживает до

8-разрядных портов ввода-вывода. Посредством ведомыхпроцессо-

ров или процессоров с плавающей точкойобеспечивается расшире-

ние адресных возможностей. Кроме того, каждыйинтерфейс расши-

рения может при необходимости поддерживать каналПДП со ско-

ростью передачи до 2 Мслов/с

Магистраль iSBX включает два основныхэлемента: базовую

плату и модуль расширения. Базовая плата — этолюбая плата с

одним или несколькими интерфейсами расширения ввода-вывода

(коннекторами), удовлетворяющими электрическим и механическим

требованиям спецификации Intel. Естественно, базовая плата

всегда является ведущим устройством, она генерируетвсе адре-

са, сигналы выбора и команды.

Модуль расширения магистрали iSBX представляет собой не-

большую специализированную плату ввода-вывода, подключенную к

— 27 -

базовой плате. Модуль может иметь одинарную илидвойную шири-

ну. Назначение модуля расширения — преобразованиепротокола

основной магистрали в протокол конкретного устройства вво-

да-вывода.

Расширение функций, реализуемых каждой системной платой,

подключенной к магистрали MULTIBUS I, повышаетпроизводитель-

ность системы, потому что для доступа к таким резидентным

функциям не требуется арбитраж магистрали.

4.5 Многоканальная магистраль

Многоканальная магистраль представляет собой специализиро-

ванный электрический и механический протокол, действующий как

составная часть системы MULTIBUS I. Эта магистральпредназна-

чена для скоростной блочной пересылки данныхмежду системой

MULTIBUS I и взаимосвязанными перефирийными устройствами. В

тех случаях, когда требуется пересылать группубайтов или

слов, расположенных (или распологаемых) по последовательным

адресам, протокол блочной пересылки данныхуменьшает непроиз-

водительные потери. Передача осуществляется васинхронном ре-

жиме с использованием протокола подтверждений и спроверкой

четности, обеспечивающей правильность передачиданных.

Улучшению характеристик системы MULTIBUS I способствует

уменьшение влияния на ее производительность оборудования па-

кетного типа. Потоки данных от пакетных устройствмогут ис-

пользовать интерфейс общего назначения. Протоколмногоканаль-

ной магистрали специально приспособлен для пакетныхпересылок

— 28 -

данных. Максимальный выигрыш в производительности получается

при использовании двухпортовой памяти с доступом каксо сторо-

ны многоканальной магистрали, так и со стороныинтерфейса MUL-

TIBUS I.

4.6 Магистраль локального расширения iLBX

Магистраль iLBX предназначена для непосредственныхскорост-

ных передач данных между ведущими и ведомыми иобеспечивает:

1) максимум два ведущих на магистрали, что упрощаетпроцедуру

арбитража; 2) асинхронный по отношению к передачеданных ар-

битраж магистрали; 3) минимум два и максимум пять устройств,

связанных с магистралью; 4) ведомые устройства, определяемые

как ресурсы памяти с байтовой адресацией, и 5) ведомые уст-

ройства, функции которых непосредственноконтролируются сигна-

лами линий магистрали iLBX.

Увеличение локальных (на плате) ресурсов памятивысокопро-

изводительного процессора улучшает характеристикивсей систе-

мы. Что касается других специальных функций, тоналичие на

процессорной плате памяти повышает производительность, пос-

кольку процессор может адресовать непосредственно, не ожидая

результатов арбитража магистрали. С другой стороны, в силу

пространственных ограничений на процессорной плате удается

разместить память лишь небольшого обьема. МагистральiLBX поз-

воляет снизить эти пространственные ограничения. Прииспользо-

вании магистрали iLBX нет необходимости вразмещении дополни-

тельной памяти на процессорной плате. Вся память(обьемом до

- 29 -

нескольких десятков Мбайт), адресуемаяпроцессором, доступна

через магистраль iLBX и представляется процессоруразмещенной

на процессорной плате. Наличие в системе памятидвух портов -

одного для обмена с магистралью iLBX, а другогодля обмена с

магистралью MULTIBUS I — делает доступной эту память другим

компонентам системы. К магистрали iLBX можноподключить до пя-

ти устройств. В число устройств должны входитьпервичный веду-

щий и один ведомый. Остальные три устройства неявляются обя-

зательными. Первичный ведущий управляет магистральюiLBX и ор-

ганизует доступ вторичного ведущего к ресурсамведомой памяти.

Вторичный ведущий, если он есть, предоставляетдополнительные

возможности доступа к ведомым ресурсам по магистралиiLBX.

4.7 MULTIBUS II

Архитектура системы MULTIBUS II являетсяпроцесорно-незави-

симой. Она отличается наличием 32-разряднойпараллельной сис-

темной магистралью с максимальной скоростью передачи 40

Мбайт/с, недорогой последовательной системной магистрали и

быстродействующей локальной магистрали для доступа котдельным

платам памяти. MULTIBUS II включает пять магистралейIntel: 1)

локального расширения (iLBX II), 2) многоканальногодоступа к

памяти, 3) параллельную системную (iPSB), 4)последовательную

системную (iSSB) и 5) параллельную расширения ввода-вывода

(iSBX).

Структура с несколькими магистралями имеетпреимущества пе-

ред одномагистральной системой. В частности каждаямагистраль

— 30 -

оптимизирована для выполнения определенныхфункций, а опера-

ции на них выполняются параллельно. Кроме того,магистрали, не

используемые в конкретной системе, могут бытьисключены из ее

архитектуры, что избавляет от неоправданныхзатрат. Три ма-

гистрали из перечисленных кратко описаны ниже.

4.7.1 Параллельная системная магистраль iPSB.

Параллельная системная магистраль iPSB используется для

межпроцессорных пересылок данных и взаимосвязи процессоров.

Магистраль поддерживает пакетную передачу смаксимальной пос-

тоянной скоростью 40 Мбайт/с.

Связной магистрали представляет собой плату, объединяющую

функциональную подсистему. Каждый связной магистрали должен

иметь средства передачи данных между МП 80386, егорегистрами

межсоединений и магистралью iPSB. Магистраль iPSBпредставляет

каждому связному магистрали четыре пространстваадресов: 1)

обычного ввода-вывода, 2) обычной памяти 3)пространство памя-

ти объемом до 255 адресов для передачи сообщений и4) прост-

ранство межсоединений. Последнее обеспечиваетграфическую ад-

ресацию, при которой идентификация связногомагистрали (платы)

осуществляется по номеру позиции, на которойустановлена пла-

та. Поскольку МП 80386 имеет доступ только кпространствам па-

мяти или ввода-вывода, пространства сообщений имежсоединений

следует отображать на первые два пространства.

Операции на магистрали iPSB осуществляютсяпосредством трех

циклов магистрали. Цикл арбитража определяетследующего вла-

— 31 -

дельца магистрали. Этот цикл состоит из двух фаз:фазы приня-

тия решения, на которой определяется приоритет дляуправления

магистралью, и фазы захвата, когда связной снаивысшим приори-

тетом начинает цикл пересылки.

Второй цикл магистрали iPSB — цикл пересылки,реализует пе-

ресылку данных между владельцем и другим связным. Третий цикл

iPSB — цикл исключения, указывает на возбуждениеисключения в

течении цикла пересылки.

4.7.2 Магистраль локального расширения iLBXII

Магистраль локального расширения iLBX II является быстро-

действующей магистралью, предназначенной длябыстрого доступа

к памяти, расположенной на отдельных платах. Однамагистраль

iLBX II поддерживает либо две процессорныеподсистемы плюс че-

тыре подсистемы памяти, либо одну процессорнуюподсистему плюс

пять подсистем памяти. При необходимости иметьбольшой объем

памяти система MULTIBUS II может включать болееодной магист-

рали iLBX II. В системе на базе МП 80386 стактовой частотой

16 МГц типичный цикл доступа iLBX требует 6 цикловожидания.

Для магистрали iLBX характерны 32-разряднаяшина данных и

26-разрядная шина адресов. Поскольку эти шиныразделены, воз-

никает возможность конвейерных операций в циклепересылки. К

дополнительным особенностям магистрали iLBXотносятся: 1) од-

нонаправленное подтверждение при быстрой пересылкеданных, 2)

пространство межсоединений (для каждого связного магистрали),

через которое первичный запрашивающий связнойинициализирует и

— 32 -

настраивает всех остальных связных магистрали, и3) средство

взаимного исключения, позволяющее управлятьмногопортовой па-

мятью.

4.7.3 Последовательная магистраль iSSB

Относительно дешевая последовательная системнаямагистраль

iSSB может использоваться вместо параллельной системной ма-

гистрали iPSB в тех случаях, когда не требуетсявысокая произ-

водительность последней. Магистраль iSSB можетсодержать до 32

связных магистрали, распределенных на длине максимум10 м. Уп-

равление магистралью ведется с помощью стандартного протокола

множественного доступа с опросом несущей иразрешением конф-

ликтов (CSMA/CD). Связные магистрали используютэтот протокол

для передачи данных по мере своей готовности. Вслучае однов-

ременного инициирования передачи двумя илинесколькими связны-

ми вступает в действие алгоритм разрешенияконфликтов обеспе-

чивающий справедливое предоставление доступа всем запрашиваю-

щим связным.

5.1 Ведущие

Ведущим является любой модуль, который обладает возмож-

ностью захвата магистрали. Модуль захватываетмагистраль с по-

мощью логических схем обмена и инициирует передачу данных по

магистрали, используя для этого либо встроенныепроцессоры,

- 33 -

либо специальные логические схемы. Ведущиегенерируют сигналы

сигналы управления, адресные сигналы, а такжеадреса памяти

или устройств ввода-вывода.

Ведущий может работать в одном из двух режимов: режиме 1

или режиме 2. В режиме 1 ведущий ограничен однойпередачей по

магистрали через каждое подключение к шине. Если всеведущие в

системе используют режим 1, скорость работы системыограничи-

вается максимальной величиной цикла занятостимагистрали. Это

позволяет разработчикам прогнозировать общую производитель-

ность конкретной системы.

В режиме 2 у ведущих больше возможностей захвата магистра-

ли, они могут инициировать обмен с наложением на текущуюопе-

рацию. В этом режиме разрешены тайм-аутымагистрали, и опера-

ции ведущих не ограничены максимальной величинойцикла заня-

тости магистрали. Режим 2 обеспечивает широкий классопераций,

что придает системе гибкость при удовлетворениизапросов поль-

зователей.

5.2 Ведомые

— 34 -

Устройства ввода-

вывода пользователя ╔═════════╤═════╤═══════╗

‑ ‑ ║Ведущий │ ЦП │ ║

│ │ ║ └─────┘ ║ - 12 -

╔══════════════════╗ ╔═══════════════╗╟────────┐ ‑ ┌──────╢

║ Ведомый ║ ║Ведомый ║ ║ Обмен с│ │ │Ввод- ║

║ ║ ╟────────┬────────╢║ магис- │ │ │вывод ║

║ Глобальный ║ ║Парал- │Последо-║║ тралью │ │ └──────╢

║ (системный) ║ ║лельный │ватель-║ ╟──┬─────┘ │ ┌──────╢

║ ввод-вывод ║ ║ввод-вы-│ныйввод║ ║ │ │_─_│Память║

║ ║ ║вод │вывод ║ ║ │ └──────╢

║ ║ ╟────────┴────────╢║ │ ┌─────┐ ║

╚═╤════════════════╝ ║ Глобальный ║ ║ └──────_│Буфер│ ║

│ ‑ ‑ ‑ ║ (системный) ║ ║ └─┬───┘ ║

│ │ │ │ ║ ввод-вывод ║ ║ │ ║ ║

│ │ │ │ ╚═╤═══════════════╝╚════════════╪══════════╝

│ │ │ │ │ ‑ ‑ ‑ │

│ │ │ │ │ │ │ │ │

│а │б │в │г │а │б │в │г │

│ │ │ │ │ │ │ │ │

│ │ │ │

_══════════╧════╧════════════════╧════╧══════════════════════════_

Шина Рис. 7

Буквами обозначено: а — Подтверждение; б — Данные; в- Ад-

рес; г — Команда;

— 35 -

Ведомые выполняют лишь функции получателей впроцессе реа-

лизации запросов на передачу данных. Ведомыедекодируют состо-

яние адресных линий и действуют в соответствии ссигналами уп-

равления от ведущих. На рис. 7 изображены примерыведущих и

ведомых на магистрали MULTIBUS.

5.3 Операции на магистрали

Система MULTIBUS допускает наличие несколькихведущих на

магистрали, каждый из которых захватываетмагистраль по мере

возникновения необходимости в передаче данных. Ведущие осу-

ществляют захват магистрали с помощью специальной последова-

тельности обмена. В эту последовательность входятшесть сигна-

лов, позволяющих ведущему определять, свободна ли магистраль

и нет ли запросов на ее захват от других ведущих сболее высо-

ким приоритетом, а также захватывать и освобождатьмагистраль.

Арбитраж приоритетов. Система предусматривает двесхемы ар-

битража приоритетов: последовательную ипараллельную. В после-

довательной схеме приоритет ведущего определяетсяс помощью

последовательной цепочки, в которой выход разрешенияот каждо-

го модуля соединяется с входом разрешения модуля сболее низ-

ким приоритетом. На одном конце цепочки оказываетсямодуль с

наивысшим приоритетом, на другом конце — снаинизшим.

Приоритет в последовательной схеме определяетсяпри каждом

запросе магистрали. Если магистраль не захваченаведущим с бо-

лее высоким или равным приоритетом, запрос данного ведущего

удовлетворяется. Число ведущих, обьединенныхпоследовательной

цепочкой, ограничено временем прохождения по цепочке сигнала

- 36 -

приоритета, которое не должно превышать длительностицикла ма-

гистрали. Если используется частота 10 МГц, в цепочке может

быть не более трех ведущих.

В параллельной схеме доступом к магистрали ведаетспециаль-

ный арбитр. При этом определение очередноговедущего на ма-

гистрали производится на основе списка фиксированныхприорите-

тов или каким-то другим способом, заданны в системе.На рис. 6

показана одна из схем параллельного арбитража.

5.4 Архитектура магистрали

В магистраль MULTIBUS входят 16 линий данных, 20 адресных

линий, 8 линий многоуровневых прерываний, а такжелинии управ-

ления и арбитража. Такое большое количество линий позволяет

одновременно использовать в системе и 8- и16-разрядные веду-

щие модули.

Система MULTIBUS использует собственный тактовыйгенератор,

независимый от тактовых генераторов обьединяемыхмодулей. На-

личие независимого генератора позволяетиспользовать магист-

раль ведущими с различными тактовыми частотами,причем они мо-

гут выходить на магистраль асинхронно по отношениюдруг к дру-

гу.

— 37 -

Рис.8

┌──────────┐

┌────┼───┐ │ Выходы для других

│ │ │ │ ведущих

│ │ ┌┴┴┴┴┴┴┴┴┐

│ │ ├12345678│

│ │ ├────────┤ Арбитр

│ │ │ │ магистрали

│ │ │12345678│

│ │ └┬┬┬┬┬┬┬┬┘Выходы для других

┌─ ─ ─ ─ ─ ─ ──│ ─ ─│ ─ │─ ─ ─ ┘ ведущих

│ │ │ ┌┘ └── ─ ─ ─ ─ ─ ─ ── ─ ─┐

└────┼──────────────────────────┬──────────────────────┐

│┌─────────────────┐│ │ ┌─────────────────┐ │ ┌─────────────────┐│

│ Ведущий │ │ │Ведущий │ │ │Ведущий ││

└┤ Вход разрешения │ │ └──┤ Вход разрешения │ │ └─┤Входразрешения ││

│ приоритета │ │ │приоритета │ │ │приоритета ││

│ Запрос ├─┘ │ Запрос ├─┘ │ Запрос ├┘

│ магистрали│ │ магистрали│ │ магистрали │

└─────────────────┘ └─────────────────┘ └─────────────────┘

Приоритет 8 Приоритет 1 Промежуточный

(низший) (высший) приоритет

(между1 и 8)

Принципы арбитража в системе MULTIBUS позволяютмедленным ве-

дущим равноправно конкурировать за захват магистрали. Однако

— 38 -

после того, как модуль захватил магистраль,скорость передачи

определяется возможностями передающего ипринимающего модулей.

Основное назначение магистрали MULTIBUS вобеспечении кана-

ла для передачи данных между модулями, подключенными к шине.

Система позволяет использовать платы с различнымивозможностя-

ми, изменять ширину шин данных и адресов ввода-вывода, уста-

навливать атрибуты прерываний.

Для реализации мультипроцессорных возможностей системы,

построенной на основе МП 80386, и для увеличения еепроизводи-

тельности разработана магистраль MULTIBUS II. Вновую архитек-

туру включена передача сообщений, способствующаяповышению

производительности мультипроцессорной системы. Прииспользова-

нии передачи сообщений все пересылки по магистраливыполняются

с максимально возможной скоростью пакетами 32-разрядных дан-

ных.

В дополнение к передаче сообщений модули платыMULTIBUS II

обеспечивают виртуальные прерывания, географическуюадресацию

и распределенный арбитраж. При наличии виртуальныхпрерываний

один процессор может выполнять запись в специальныеячейки па-

мяти другого процессора, что почти неограничено увеличивает

гибкость механизма прерываний.

Географическая адресация, реализуемая с помощью смонтиро-

ванных на плате регистров межкомпонентныхсоединений, обеспе-

чивает пространство межкомпонентных соединений дляпрограммных

конфигураций законченных комплексных систем. Распределенный

арбитраж предоставляет модулям MULTIBUS II столько отдельных

уровней арбитража, сколько в системе имеется плат(или гнезд).

В этом случае все платы в системе имеют одинаковый приоритет

— 39 -

относительно времени доступа к магистрали, чтопредотвращает

блокирование плат с низким приоритетом ведущимиплатами высо-

кой производительности.

Ключевым вопросом при построении систем на основемагистра-

ли MULTIBUS является нахождение оптимального соотношениямежду

требуемыми и фактическими характеристиками. Длякаждого эле-

мента характерно индивидуальное множество присущихему харак-

теристик. Взаимодействие двух таких элементов ограничивается

множеством характеристик, которое определяется какпересечение

множеств характеристик обоих элементов. В некоторых случаях

пересечение может быть пустым, что приводит кпринципиальной

неработоспособности системы.

6.1 Процессоры выше 80386.

Основными процессорами, на которых собиратеся подавляю-

щее большинство современных компьютеров, являются 2 процессоры

2фирмы Intel типа 486 (SX, DX, DX2, OverDrive) и Pentium. 0 Сис-

темные платы на процессорах 386SX и 386 DX применяются в

очень небольшом количестве в самых недорогихсистемах, а на

286 процессоре не выпускаются вообще. Фирма Intel внастоящее

время производит следующие типы процессоровсемейства 486 и

Pentium:

— 486SX-25, 486SX-33, 486SX2-50;

— 486DX-33, 486DX2-50, 486DX-50,486DX2-66;

— 486DX4-75, 486DX4-100;

— Pentium 60, Pentium 90,Pentium 100.

Все процессоры семейства486 имеют 32-разрядную архитекту-

— 40 -

ру, внутреннюю кэш-память 8 КВ со сквозной записью(у DX4 -

16 КВ). Модели SX не имеют встроенногосопроцессора. Модели

DX2 реализуют механизм внутреннего удвоения частоты (напри-

мер, процессор 486DX2-66 устанавливается на 33-мегагерцовую

системную плату), что позволяет поднятьбыстродействие прак-

тически в два раза, так как эффективностькэширования внут-

ренней кэш-памяти составляет почти 90 процентов. Процессоры

семейства DX4 — 486DX4-75 и 486DX4-100предназначены для ус-

тановки на 25-ти и 33-мегагерцовые платы. По производитель-

ности они занимают нишу между DX2-66 иPentium-60/66, причем

быстродействие компьютеров на 486DX4-100 вплотнуюприближает-

ся к показателям Pentium 60. Напряжение питаниясоставляет

3,3 вольта, то есть их нельзя устанавливать наобычные сис-

темные платы. Процессор 486DX4-75 предназначенпрежде всего

для использования к компьютерам типа Notebook, а486DX4-100 -

в настольных системах. К сожалению, Intelограничивает пос-

тавки процессоров 486DX4-100, а цены на нихустановил на су-

щественно более высоком уровне, чем на Pentium 60,чтобы из-

бежать конкуренции между собственными продуктами. По мнению

Intel, когда начнутся массовые поставки этих процессоров

(первый квартал 1995 года), их стандартнымприменением станут

уже только системы самого начального уровня.

2Процессор Pentium 0 является одним изсамых мощных в настоя-

щее время. Он относится к процессорам с полнымнабором ко-

манд, хотя его ядро имеет риск-архитектуру. Это64-разрядный

суперскалярный процессор (то есть выполняет болееодной ко-

манды за цикл), имеет 16 КВ внутренней кэш-памяти — по 8 КВ

отдельно для данных и команд, встроенныйсопроцессор. В нас-

— 41 -

тоящее время наиболее широко выпускается процессорна 60 MHz

_уд по всему, именно этот процессор выбран фирмойIntel в ка-

честве основного на конец текущего и начало 1995годка, кото-

рый должен прийти на смену семейству 486. Процессорна 66 MHz

выпускается в незначительных количествах, начатвыпуск моде-

лей на 90 и 100 MHz.

2Несколько слов о процессорах семействаOverDrive. 0 В основ-

ном это процессоры с внутренним удвоением частоты,предназна-

ченные для замены процессоров SX. Что касаетсяшироко разрек-

ламированного в свое время процессора OverDriveна основе

Pentium (так называемый P24T или Pentium SX), то сроки его

выпуска неоднократно срывались. Сейчас началовыпуска перене-

сено на последнюю четверть текущего года. Хотя на рынке

представлено очень много системных плат, предназначенных для

установки кроме 486 процессоров и процессора Р24Т, использо-

вать его на этих платах скорее всего будетнельзя, так как

никакого тестирования плат с этим процессоромизготовители не

проводят ввиду его отсутствия, а ориентируются при изготовле-

нии только на опубликованную фирмой Intel спецификацию.

Представители фирмы Intel заявили недавно, чтосуществуют

серьезные сомнения в работоспособности большинстваэтих плат

в связи с недостаточной проработкой вопрсово,связанных с пе-

регревом процессоров.

Поскольку при работе с существующим программнымобеспече-

нием процессоры Pentium не достигают максимального быстро-

действия, фирма Intel для оценки производительности своих

процессоров предложила специальный индекс — iCOMP(Intel COm-

parative MicroprocessorPerformance), который, по ее мнению,

— 42 -

более точно отражает возрастание производительностипри пере-

ходе к новому поколению процессоров (некоторые извыпущенных

уже моделей компьютеров на основе Pentium привыполнении оп-

ределенных программ демонстрируют даже меньшеебыстродейс-

твие, чем компьютеры на основе 486DX2-66, этосвязано как с

недостатками конкретных системных плат, так и снеоптимизиро-

ванностью программных кодов). Производительность процессора

486SX-25 принимается за 100. Производительностьдругих про-

цессоров, которые останутся в ближайшей производственной

программе фирмы Intel, представлена в следующейтаблице:

1Таблица 0 1

┌──────────────────────────┬──────────────────────────┐

│ │ │

│ МОДЕЛЬ │ ИНДЕКС iCOMP │

╞══════════════════════════╪══════════════════════════╡

│ 486SX2-50 │ 180 │

├──────────────────────────┼──────────────────────────┤

│ 486DX2-50 │ 231 │

├──────────────────────────┼──────────────────────────┤

│ 486DX2-66 │ 297 │

├──────────────────────────┼──────────────────────────┤

│ 486DX4-75 │ 319 │

├──────────────────────────┼──────────────────────────┤

│ 486DX4-100 │ 435 │

├──────────────────────────┼──────────────────────────┤

│ Pentium-60 │ 510 │

└──────────────────────────┴──────────────────────────┘

— 43 -

(продолжение таблицы 1)

┌──────────────────────────┬──────────────────────────┐

│ Pentium-66 │ 567 │

├──────────────────────────┼──────────────────────────┤

│ Pentium-90 │ 735 │

├──────────────────────────┼──────────────────────────┤

│ Pentium-100 │ 815 │

└──────────────────────────┴──────────────────────────┘

Более того, именно величина производительности сиспользо-

ванием индекса iCOMP используется фирмой Intel вновой систе-

ме маркировки процессоров Pentium. например, 735\90и 815\100

для тактовой частоты 90 и 100 MHz.

Кроме фирмы Intel, на рынке широко представлены другие

фирмы, выпускающие клоны семейств 486 иPentium. 2 Фирма AMD

2производит 486DX-40, 486DX2-50, 486DX2-66.Готовятся к выпус-

2ку процессоры 486DX@-80 и 486DX4-120. 0Они обеспечивают полную

совместимость со всеми ориентированными на платформу Intel

программными продуктами и такую жепроизводительность, как и

аналогичные изделия фирмы Intel (при одинаковойтактовой час-

тоте). Кроме того, они предлагаются по более низкимценам, а

процессор на 40 MHz6 отсутствующий в производственной прог-

рамме Intel, конкурирует с 486DX-33, превосходя егопо произ-

водительности на 20 процентов при меньшей стоимости.

2Фирма Cyrix разработала процессоры М6 и 0М7 2 (аналоги 486SX

2и 486 0DX 2) на тактовые частоты 33м 40 MHz, а также с удвоением

2частоты DX2-50 и DX2-66. 0 Они имеютболее быстродействующую

внутреннюю кэш-память 8 КВ с обратной запписью иболее быст-

— 44 -

рый встроенный сопроцессор. По некоторым операциямпроизводи-

тельность выше, чем у процессоров фирмы Intel, понекоторым -

несколько ниже. Соответственно, существенноразличаются и ре-

зультаты на разных тестирующих программах. Цены на486 про-

цессоры Cyrix значительно ниже, чем на Intel и AMD.Подготов-

лен к выпуску совместимый с Pentium 2 процессорМ1 0, который мо-

жет составить ему серьезную конкуренцию, так какбудет пре-

восходить его при работе с рассчитанными на 486 процессоры,

то есть не оптимизированным под Pentium, программным обеспе-

чением. По оценкам Intel, эффективность Pentium приработе с

такми программным обеспечением составляет около 70процентов,

Cyrix же обещает 90, так как архитектура М1 более«рисковая»:

он имеет 32 регистра вместо 8 и систему ихдинамической пере-

адресации для обеспечения совместимости. В то жевремя М1 по

операциям с плавающей точкой уступает процессоруфирмы Intel.

2Cобственные варианты процессоров семейства486 — 486SX-33,

2486SX-40, 486SX-80, 486DX-40 предлагаетфирма UMC. 0 Они пол-

ностью совместимы с процессорами Intel. Из-запатентных огра-

ничений они не поставляются в США.

Первый клон процессора Pentium — изделие подназванием 586

— выпустила фирма NexGen. Этот 64-разрядныйпроцессор рассчи-

тан на работу на тактовых частотах 60 и 66 MNz, построен на

основе запатентованной суперскалярной архитектуры RISC86 и

полностью совместим с семейством 80х86. Напряжениепитания -

3,3 вольта. Стоимость его существенно ниже, чем у Pentium.

Для самых простых систем фирмой TexasInstruments продол-

жается выпуск дешевых, но эффективных процессоров486DLC, ко-

торые, занимая промежуточное положение между 386 и 486 се-

— 45 -

мейством (они выполнены в конструктиве 386процессора0, обес-

печивают производительность на уровне 486 процессорапри цене

386. Новая версия — 486SXL с увеличенной до 8 КВвнутренней

кэш-памятью еще ближе приближается к характеристикам486 се-

мейства.

Все большую популярность завоевывают 2 риск-процессоры се-

2мейства Power PC 601 (IBM, Apple, Motorola) 0, которые имеют

отличную от Intel архитектуру (в основе - архитектура Power

фирмы IBM с внутренней кэш-памятью 32 КВ). Полагают, что

именно конкуренция между Power PC и Pentium является самым

существенным фактором для развития рынка процессорови персо-

нальных компьютеров. Power PC 601 примерно в двараза дешев-

ле, чем Pentium, потребляет в два раза меньшуюмощность и

превосходит Pentium по производительности, особеннопо опера-

циям с плавающей точкой. Сначала на процессоре 601была реа-

лизована только система 6000 фирмы IBM и PowerMacфирмы App-

le. В настоящее время большинство производителейкомпьютеров

имеют свои варианты систем на базе Power PC, однако решение

об их производстве будет определяться прежде всегоскладываю-

щейся конъюнктурой.

еще рефераты

Еще работы по компьютерным наукам

Реферат по компьютерным наукам

Накопители на жестких дисках

19 Июня 2015

Реферат по компьютерным наукам

Накопители на гибких магнитных дисках: что это такое и способ производства

19 Июня 2015

Реферат по компьютерным наукам

Мониторы

31 Августа 2013

Реферат по компьютерным наукам

История развития ЭВМ

19 Июня 2015