Реферат: Синтез логических схем для хранения и переработки информации
Министерствонародного образования и науки
Колледж иностранныхязыков и международного бизнеса
Университетиностранных языков и международного бизнеса
/>
По курсу: Элементы и приборы вычислительной техники
Тема: Синтез логических схем для хранения и переработкиинформации.
Выполнил: Сергеев Александр ВладимировичГр. 989
Проверил:
Кишинёв 2000
/>
Синтез реверсивного десятиразрядного регистра сдвига на одну позицию. Использовать триггеры типа D. При сдвиге вправо в крайний разряд загружать единицу. Синтез асинхронного двоичного счётчика, выполняющего прямой счёт, с модулем счёта равным 26, используя триггеры типа D. Синтез синхронного двоичного счётчика, выполняющего обратный счёт, с модулем счёта равным 14, используя триггеры типа JK и логику И-НЕ. Синтез последовательного восьмиразрядного сумматора.
/>
Задача№1.............................................................................................2
Задача№2.............................................................................................5
Задача№3.............................................................................................6
Задача№4.............................................................................................8
Задача№1Синтез реверсивного регистра сдвига.
Регистр на 10 разрядов. Использовать триггеры типа D.
РешениеРегистры представляют собой узлы цифровых систем,предназначенные для записи и хранения двоичных кодов. Например: Если необходимосложить два числа А и В, то необходима их предварительная запись в дварегистра.
/>/> А В
/>/>
/>/> Clk Рг. А Clk Рг. В
Т. к. Схема регистра должна хранить двоичные цифры, атриггер предназначен для записи и хранения 0 или 1, то схема регистра должнасодержать столько триггеров, сколько двоичных цифр необходимо хранить. Обычнорегистры строят, используя триггеры типа D.
/>/> Q
/>/>/> D T
/> Clk C Q
/> /> /> /> /> /> /> /> />В качестве примера представим структуру регистра,предназначенного для записи и хранения 4-ёх разрядных двоичных чисел.
/>
/> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> <td/> /> /> <td/> <td/> /> <td/> <td/> /> /> /> />/>/>/>/>/>/> A3 Q3 A2 Q2 A1 Q1 A0 Q0
/> /> /> /> /> /> /> /> /> /> <td/> /> <td/> /> <td/> /> />/>/>/>/>/>/>/>/>/>/>/>/>/>/>/> D T D T D T D T
/>/>/>/>/>/>/>/>/>/>/>/>/>/>/>/>/>Clk C C C C
/>
Q3 Q2 Q1 Q0
/>/>/>/>Впредставленной схеме выходы Q3, Q2,Q1, Q0 являются прямымивыходами регистра, в то время как необязательные выходы Q3,Q2, Q1, Q0являются инверсными выходами регистра.
Очень часто в цифровых системах используется операциясдвига. Имеем 01100111, тогда сдвиг влево выглядит:
/>/>/>/>/>/>/>/> 0 11 0 0 1 1 1 0 11 0 0 1 1 1
/>/>/>/>/>/>/>/> Влево Вправо
/>/> 1 10 0 1 1 1 0 0 01 1 0 0 1 1
Для реализаций операций сдвига влево/вправо могутиспользоваться либо мультиплексоры, либо регистры. Регистр, способный сдвигатьданные в обоих направлениях, называется реверсивным сдвигающим регистром (РСР).
Синтез РСР.
Выполним синтез РСР на триггерах типа D.
1) Составимтаблицу, в которой отразим текущее и следующее состояние каждого из триггероврегистра. При этом будем полагать, что регистр 3-ёх разрядный. Так как регистрдолжен сдвигать либо влево, либо вправо, то в этой таблице следует в отдельномстолбце записывать значение специального управляющего сигнала SL/R. Кроме того, таблица будет содержать значения, которыенужно подавать на входы D каждого из триггеров припереходе от текущего состояния в следующее состояние.
SL/R t t+1D2
D1
D0
Q2
Q1
Q0
Q2
Q1
Q0
1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 12) Заполнимдиаграмму Вейча-Карно с тем, чтобы получить логические выражения для D2, D1, D0 .
OO O1 11 1O OO O1 11 1O OO O1 11 1O OO 1 1 OO 1 1 OO O1 1 1 O1 1 1 O1 11 11 1 1 1 1 11 1 1 1O 1O 1O 1 1/>/> D2 = SL/R* Q1 D1 =SL/R*Q0 SL/R* Q2 D0 = SL/R* Q1
3) Пополученным логическим выражениям синтезируем схему регистра.
/>
/>/>/>/>/>/>/>/>/>/>/>/>/>
/>/>/>/>/>/>/>/>/>/>/> D T 1 D T D T
/>/>
/>
/>/>/>/>/>/>/>/>/>/>/> C C C
clk
/> /> /> /> /> /> /> /> /> <td/> /> /> /> />/>
/>/>/> 1
На основе полученных логических выражений и синтезированнойсхемы можно получить логическое выражение и схему для i-готриггера.
/>/>Di = SL/R* Qi — 1 SL/R* Qi +1
На основе полученного выражения можно построить схемузаданного регистра.
/>
Задача№2Синтез асинхронного двоичного счётчика, выполняющего прямойсчёт, с модулем счёта равным 26, используя триггеры типа D.
РешениеСамыми простыми двоичными счётчиками являются асинхронныедвоичные счётчики(АДС).Пусть к=3, тогда АДС с М=2^3 будет выглядеть:
/>
Представленная схема являетсясхемой АДС, обеспечивающего суммирование входных импульсов ( с прымым счётом).
/>
Представленная временнаядиаграмма поясняет работу асинхронного 3-х разрядного счётчика.
Таблица переходов для прямого счёта записываетсятак:
000 Младший триггерсчётчика срабатывает по срезу входных
/> 001 импульсовна линии clk. Как видно из диаграммы состояние
010 на выходемладшего триггера меняется после каждого среза
011 входныхсинхроимпульсов.Так как средний триггер
100 синхронизируетсяпрямым выходом соседнего младшего
101 триггера, тосостояние на его выходе будет менятся при
110 формированиисреза на выходе Q0.Так же как и на Q2 .
111
Преимуществом этой схемы являетсяпростота структуры, наряду с этим есть огромный недостаток: с ростом разрядности,то есть числа триггеров счётчика, возрастает суммарная задержка срабатываниясамого старшего триггера счётчика, что означает необходимость уменшения частотывходных синхроимпульсов. Иначе говоря, в АДС невозможно обеспечить высокиерабочие частоты.
Если вход синхронизации соседнего старшеготриггера пдключить к обратному выходу соседнего триггера, то счётчик станетвычитающим. В этом случае говорят, что имеет место обратный счёт.
Осуществим синтез заданного АДС:
Определим количество триггеров log226=5.
Переведём число 26 из десятичной системы счисления вдвоичную: 262 = 110102 .
Изобразим схему заданного АДС:
/>
Задача№3
Синтез синхронного двоичногосчётчика, выполняющего обратный счёт, с модулем счёта равным 14, используя триггерытипа JK и логику И-НЕ.
РешениеИспользуем триггеры типа JK.
1) Определимколичество триггеров.
M = log2 14 = 4
2) />/>Строитсятаблица переходов счётчика. При этом ипсользуется таблица переходовсоответствующего триггера.
J = 1 запись 1 J = 0 хранение.Выход не
K = 0 K= 0 меняется
/>/>/>/> J = 0 запись 0 (сброс) J= 1 0 1
/> K = 1 K = 1 1 0
Qt
Qt+1
J K * 1 1 * 1 * 1 1 1 *Для счётчика с к = 14 таблица переходов будет выглядетьследующим образом:
Q3
Q2
Q1
Q0
Q3'
Q2'
Q1'
Q0'
J3
K3
J2
K2
J1
K1
J0
K0
1 1 1 1 * 1 * * 1 * 1 1 1 1 1 * * * * 1 1 1 1 1 1 * * 1 1 * 1 * 1 1 1 1 1 * * * * 1 1 1 1 1 * * * 1 1 * 1 1 1 * * * * 1 1 1 1 1 * 1 1 * 1 * 1 * 1 1 1 1 1 * * * * 1 1 1 1 1 * * * 1 1 * 1 1 1 * * * * 1 1 1 1 * * 1 1 * 1 * 1 1 1 * * * * 1 1 1 * * * 1 1 * 1 * * * * 1 1 1 1 * 1 * 1 * 1 * 1 1 1 1 * 1 * 1 * 1 * 13) Строимдиаграмму Вейча-Карно для функции управления J и K каждого из триггеров, используя таблицу переходов счётчика.
По диаграммам выполнимминимизацию соответствующих функций, то есть получаем минимальные дизъюнктивныенормальные формы для всех сигналов J и K.
OO O1 11 1O OO O1 11 1O OO O1 11 1O OO O1 11 1O OO 1 OO * * * * OO 1 OO * * * * O1 O1 * * * * O1 * * * * O1 1 11 * * * * 11 1 11 * * * * 11 1 1 1 1O * * * * 1O 1 1 1O 1 1O * * * */>/>/>J3 = Q2*Q1*Q0
/>/>/>/>/>K3 = Q2*Q1*Q0 Q1*Q0
/>/>J2 = Q1*Q0
/>/>/>K2 = Q1*Q0 Q3*Q1
OO O1 11 1O OO O1 11 1O OO O1 11 1O OO O1 11 1O OO * * OO * * 1 OO 1 * * 1 OO * 1 1 * O1 1 * * O1 * * 1 O1 1 * * 1 O1 * 1 1 * 11 1 * * 11 * * 1 1 11 1 * * 11 * 1 1 * 1O 1 * * 1O * * 1 1O 1 * * 1 1O * 1 1 */>/>/>J1 = Q3*Q0 Q2*Q0
/>/>K1 = Q0 Q3*Q2
/>/>/>/>/>J0 = Q1 Q3 Q3*Q2
K0 = 1
Переведём полученные выражения в логику И-НЕ:
/> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> /> <td/> /> /> /> /> <td/> /> <td/> /> /> /> <td/> /> <td/> /> /> /> <td/> />J3 = Q2*Q1*Q0 K3 = (Q2*Q1*Q0) * (Q1*Q0)
/>
/>/>/>/>/>/>J2 = Q1*Q0 K2 = (Q1*Q0)* (Q3*Q1)
/> /> /> /> /> /> /> /> /> /> /> /> /> /> <td/> /> <td/> /> />/>/>/>J1 = (Q3*Q0) * (Q2*Q0) K1 = Q0* (Q3*Q2)
/> /> /> /> /> /> /> /> <td/> />/>J0 = Q1* Q3 * (Q3*Q2) K0= 1
По полученным выражениям можно построить схему заданногосчётчика:
/>
Задача№4
Синтез последовательного восьмиразрядного сумматора.
РешениеПри сложении двоичных чисел на уровне I-горазряда необходимо учитывать двоичные цифры aiи bi, а также возможный перенос из соседнегомладшего разряда. Элементарное устройство, выполняющее суммирование указанныхдвоичных цифр называется полным одноразрядным двоичным сумматором (ПОДС).
Синтез ПОДС выполняется классическим путём, то естьначинается с таблицы истинности. Функции, описывающие выходы Siи Ci зависят от 3-х переменных ai, bi<sub/>и ci<sub/>; поэтому таблица истинности будет выглядеть следующимобразом:
ai
bi
Ci-1
Si
Ci
OO O1 11 1O O /> 1 /> 1 1 1 1 1 1 1 1 1 1 1/>/>/>/>/>/>/>/>/>Si = ai*bi*Ci-1 ai*bi*Ci-1 ai*bi*Ci-1 ai*bi*Ci-1
1 1 1 1 1 OO O1 11 1O 1 1 1 O /> 1 1 1 1 1 1 1 1 1 1/>/>Ci = ai*bi Ci-1*bi ai*Ci-1
Логическая схема ПОДС в базисе И-ИЛИ-НЕ будет выглядетьследующим образом:
/>
В общем случае нам необходимоскладывать n-разрядные двоичные числа. Для сложениятаких чисел необходимо взять n ПОДС.
Структура n-разрядногодвоичного сумматора называется сумматором с последовательным распределениемпереноса.
Преимуществом такого сумматора является простотаи низкая стоимость схемы. Недостатком является его низкое быстродействие, тоесть большое время суммирования двоичных чисел.
Легко заметить, что время суммирования двоичныхчисел на таком сумматоре возрастает с ростом разрядности складываемых чисел.
Если требуется быстрое суммирование двоичныхчисел независимо от их разрядности, используют схему сумматора, в которойреализуется так называемый ускоренный перенос. В таком сумматоре, наряду содноразрядными двоичными сумматорами, используется специальная схемаускоренного переноса. При этом одноразрядные сумматоры складывают двоичныецифры исходных чисел с учётом переносов вырабатываемых схемой ускоренногопереноса. Так как подобная схема вычисляет все переносы одновременно(параллельно), то при суммировании чисел не приходится ждать последовательнойгенерации требуемых переносов.
На базе полученной схемы одноразрядногодвоичного сумматора можно построить заданный сумматор. При этом нужноосуществлять загрузку двух восьмиразрядных чисел, а также сдвиг результатавправо.
Таким образом схемазаданного сумматора будет выглядеть следующим образом:
/>