Реферат: Разработка микропроцессорной системы
ИНСТИТУТСВЯЗИ
<img src="/cache/referats/16397/image001.gif" v:shapes="_x0000_i1025">
Факультетэлектроники, телекоммуникаций и компьютерных систем
АлександрМалинин
Разработкамикропроцессорной системы на базе микропроцессора Intel8086.
Дисциплина: Микропроцессоры
Видработы: Курсовая работа
Оценка:_____________
Преподаватель: Децл ________________
подпись
Дата: 31.12.2000
Рига2000
Содержание:
Цель курсовой работы ……………………………………………………………. 3 Разработка структурной схемы микропроцессорной системы ……………… 4 Разработка функциональной схемы микропроцессорного модуля …………. 7 Разработка функциональной схемы модуля памяти …………………………. 9 Разработка функциональной схемы модуля ввода/вывода …………………… 12 Список использованной литературы ……………………………………………. 151. Цель курсовой работы.
Даннаякурсовая работа посвящена разработке микропроцессорной системы на базе микропроцессораIntel 8086. Выполнение курсовой работы делится на четыре этапа:
1.<span Times New Roman"">
разработка структурной схемы микропроцессрной системы;2.<span Times New Roman"">
разработка функциональной схемы микропроцессорного модуля;3.<span Times New Roman"">
разработка функциональной схемы модуля памяти;4.<span Times New Roman"">
разработка функциональной схемы модуля ввода/вывода.Данные, необходимые для выполнения работы берутся всоответствии с вариантом назначенным преподавателем. Ниже приведены условия дляданного варианта:
Вариант № ………………………………………………………… 50
Конфигурация МПС ……………………………………………… min
Емкость ОЗУ (Кбит) ……………………………………………… 256
Емкость ПЗУ (Кбит) ……………………………………………… 64
Организация микросхем ОЗУ …………………………………… 32K<span Arial",«sans-serif»">x
4Организация микросхем ПЗУ …………………………………… 8K<span Arial",«sans-serif»">x
1Способ обращения к портам ввода/вывода ……………………… СК
Способ организации ввода/вывода ……………………………… РПР
Порт ввода:
Тип……………………………………………………………… пар.
Адрес…………………………………………………………… 02h
Порт вывода:
Тип………………………………………………………………посл.
Адрес…………………………………………………………… 52h
Пояснение:
min– минимальная конфигурация системы;
max– максимальная конфигурация системы;
СК – обращение кпортам ввода/вывода с помощью специальных команд;
РПР — ввод/выводинформации в режиме прерывания;
пар. –параллельный порт;
посл. –последовательный порт.
2. Разработкаструктурной схемы микропроцессорной системы.
В данной работеразрабатывается микропроцессорная система с минимальной конфигурацией, что предполагаетиспользование управляющих сигналов, формируемых непосредственно на выводахмикропроцессораIntel8086. Структурная схема системы представлена на рисунке 1.
Микропроцессорная система состоит из десятиосновных узлов:
•Тактовый генератор G;
•Микропроцессор CPU;
•Буферный регистр RG;
• Шинныйформирователь;
•Контроллер прерываний IC;
• Модульпамяти;
• Модульввода/вывода;
• Шинаадреса ША;
• Шинаданных ШД;
• Шинауправления ШУ.
Тактовый генераторслужит для генерации тактирующего сигнала обеспечивающего синхронизациюработы микропроцессора и микропроцессорной системы в целом. Так же формируетсигнала “ready”служащийдля индикации момента когда установились частота генерируемого сигнала, исигнала “reset”служащегодля сброса микропроцессора и других элементов системы.
Микропроцессоробеспечивает выполнение программы хранящейся модуле памяти, формируетадреса и сигналы управления для обращения к определенным ячейкам памяти модуляпамяти, и отдельным элементам системы, таким как порты ввода/вывода, контроллерпрерываний. Ниже поясняется назначение этих сигналов:
A/D(15-0)–адрес ячейки памяти, порта ввода/вывода, или контроллера
прерываний;
<img src="/cache/referats/16397/image002.gif" v:shapes="_x0000_s1040"> STB– выход строба адреса. Служит сигналом разрешенияпередачи адреса для буферного регистра.
<img src="/cache/referats/16397/image003.gif" v:shapes="_x0000_s1030"> OP/IP–сигнал для шинного формирователя, служащий для указания направления передачиданных (в CPU/ от CPU).
DE– сигнал активизации шиныданных. Низкий уровень подключает микропроцессор к шине данных, высокий уровеньпереводит выходы шинного формирователя в высокоимпедансное состояние.
<img src="/cache/referats/16397/image004.gif" v:shapes="_x0000_s1033"> INTA–выход сигнала подтверждения прерывания. Низкий уровень стробирует ввод в микропроцессоринформации из источника, вызвавшего прерывание.
<img src="/cache/referats/16397/image005.gif" v:shapes="_x0000_s1034"> M/IO–сигнал служащий для различения обращения к модулю памяти или модулюввода/вывода.
<img src="/cache/referats/16397/image006.gif" v:shapes="_x0000_s1039"> R– сигнал стробирующий чтениеданных из модуля памяти или модуля ввода/вывода.
<img src="/cache/referats/16397/image007.gif" v:shapes="_x0000_s1035"> W– сигналстробирующий запись данных в модуль памяти или модуль ввода/вывода.
INT– сигнал запроса прерывания. Передается от контроллерапрерываний в микропроцессор при необходимости прервать выполнение текущейзадачи, и перейти к обработке прерывания.
Буферныйрегистр служит для удержания адреса на шине адреса (буферизация), в течениинекоторого времени определяемого сигналом STB.
Так жеслужит для усиления сигналов A/D(15-0).
Шинныйформирователь служит для коммутации микропроцессора с шиной данных, выборанаправления передачи данных, усиления сигнала выдаваемого микропроцессором нашину.
Контроллер прерываний обеспечиваетсогласование сигналов запроса прерывания, поступающих от модуля ввода/вывода спроцессором.
Модульпамяти обеспечивает запись, чтение, хранение данных. Хранит программунеобходимую для работы процессора.
Модульввода/вывода обеспечивает обмен данными между микропроцессорной системой иподключаемыми к ней внешними устройствами.
Шинаадреса шестнадцати разрядная шина, служащая для передачи адреса ячейкипамяти при обращении к модулю памяти, адреса порта при обращении к портамввода/вывода, или адреса контроллера прерываний при обмене данными междуконтроллером прерываний и процессором.
Шинаданных восьми разрядная шина, необходимая для обмена данными междупроцессором и контроллером прерываний, процессором и модулем памяти,процессором и модулем ввода/вывода.
Шина управленияслужит для передачи управляющихсигналов таких как чтение данных, запись данных, выбор порт/память приадресации, и др., от процессора к другим модулям системы, а так же для передачисигналов запроса прерывания от модуля ввода/вывода к процессору.
<img src="/cache/referats/16397/image009.gif" v:shapes="_x0000_s1037">
Рис. 1. Структура МПС минимальнойконфигурации
на базе микропроцессора Intel8086.
3. Разработка функциональнойсхемы микропроцессорного модуля.
<img src="/cache/referats/16397/image011.gif" v:shapes="_x0000_s1041"> Микропроцессорный модуль является по сути основным узломмикропроцессорной системы. В его состав входит сам микропроцессор, тактовыйгенератор, буферные регистры, шинный формирователь, дешифратор адресаконтроллера прерываний и контроллер прерываний.
Функциональная схема микропроцессорногомодуля представлена на рисунке 2.
<img src="/cache/referats/16397/image012.gif" v:shapes="_x0000_s1059">
Рис. 2. Функциональная схемамикропроцессорного модуля.
Генератор тактовых импульсов выполнен намикросхеме 8284. Генератор имеет в своем составе кварцевый резонатор дляобеспечения повышенной стабильности частоты генерируемого сигнала, кнопкусброса обеспечивающую выдачу генератором на вход процессора сигнала reset,
<img src="/cache/referats/16397/image006.gif" v:shapes="_x0000_s1043"><img src="/cache/referats/16397/image013.gif" v:shapes="_x0000_s1042">RCцепь исключающую эффект “дребезга” контактов при нажатиикнопки сброса. Генератор имеет пять входов и три выхода. Ко входам X1 и X2 подключается кварцевыйрезонатор, вход F/Cслужит для выбора внутреннего или внешнего задающего генератора, приподаче на него логического “0” генерация тактовых импульсов производитсявнутренним генератором, при подаче “1” – внешним задающим генератором, вход CSNпозволяет обеспечить синхронизацию тактовых сигналовпутем сброса делителей частоты при работе от внешнего задающего генератора.Входы F/C и CSNв данной схеме заземлены. Ковходу RESподключается кнопка сброса. Навыходе CLKподключенному ко входу CLKпроцессора, формируется тактовый сигнал генерируемыйгенератором. Выход RESслужит для выдачи сигналасброса, и подключен ко входу CLRпроцессора. Выход RDYгенератора подключен ко входу RDYпроцессора, и выдает сигнал готовности генератора.
<img src="/cache/referats/16397/image014.gif" v:shapes="_x0000_s1049"><img src="/cache/referats/16397/image015.gif" v:shapes="_x0000_s1048"><img src="/cache/referats/16397/image016.gif" v:shapes="_x0000_s1047"><img src="/cache/referats/16397/image017.gif" v:shapes="_x0000_s1046"><img src="/cache/referats/16397/image018.gif" v:shapes="_x0000_s1045"><img src="/cache/referats/16397/image019.gif" v:shapes="_x0000_s1044"> В качестве центрального процессора используется микросхемамикропроцессора I8086. Эта микросхема имеетшестнадцать тристабильных входов/выходов AD0-AD15, обеспечивающих выдачу адресана шину адреса, и выдачу (прием) данных на (с) шину данных. Эти выходыподключены к двум микросхемам 8282 и к одной микросхеме 8286 таким образом, чтомладшие восемь разрядов подключены к одной микросхеме 8282 и одной 8286,старшие к оставшейся микросхеме 8282. Сигнал STBформируемый микропроцессором является стробирующим сигналом для буферныхрегистров RG. Выход OP/IPформирует сигнал направленияпередачи данных для шинного формирователя выполненного на микросхеме 8286.Сигнал DEопределяет тип информациипередаваемой в текущий момент на шину AD0-AD15 (адрес/данные), и является сигналом выбора микросхемыдля шинного формирователя. Сигнал M/IOслужит для указания типа устройства (память илиустройства В/В) при адресации. Сигналы Rи Wявляются стробирующими сигналамичтения и записи соответственно. На вход INTпоступают сигналы запроса прерывания от контроллера прерываний, с выхода INTAобратно в контроллер прерываний поступают сигналыподтверждения прерывания. Вход процессора MN/MXслужит для выбора типаконфигурации системы (максимальная/минимальная). Для выбора минимальнойконфигурации к этому входу подведена логическая “1”.
<img src="/cache/referats/16397/image020.gif" v:shapes="_x0000_s1050"> Буферные регистры выполнены на восьми разрядных микросхемах 8282. Входыданных этих микросхем подключены к выходам AD0-AD15 микропроцессора, выходыподключены к шине адреса. На вход стробирования STBпоступает сигнал сторбирования адреса STBс процессора, ко входу выбора микросхемы OEподведен логический “0”.
Шинный формирователь выполнен на восьмиразрядной микросхеме 8286. Входы данных этой микросхемы подключены квходам/выходам AD0-AD7 микропроцессора, выходы подключены к шине данных. На вход направленияпередачи данных поступает сигнал OP/IPс процессора, ко входу выбора микросхемы CSподведен сигнал DEформируемый процессором.
<img src="/cache/referats/16397/image021.gif" v:shapes="_x0000_s1054"><img src="/cache/referats/16397/image022.gif" v:shapes="_x0000_s1053"><img src="/cache/referats/16397/image021.gif" v:shapes="_x0000_s1055"><img src="/cache/referats/16397/image007.gif" v:shapes="_x0000_s1051"><img src="/cache/referats/16397/image021.gif" v:shapes="_x0000_s1052"> На микросхеме DD6 выполнен дешифратор адреса дляконтроллера прерываний (8259). Ко входу дешифратора подключены все разряды шиныадреса и сигнал M/IO. На выходе дешифратора формируется логический “0” если все разряды шиныадреса находятся в состоянии логического “0” и сигнал M/IOсигнализирует о выбореустройства ввода/вывода. Выход дешифратора подключен ко входу CS(выбор микросхемы) контроллера прерываний.
<img src="/cache/referats/16397/image023.gif" v:shapes="_x0000_s1058"><img src="/cache/referats/16397/image024.gif" v:shapes="_x0000_s1057"><img src="/cache/referats/16397/image025.gif" v:shapes="_x0000_s1056"> Контроллер прерываний выполнен на микросхеме 8259. Микросхемаподключается к шине данных через входы/выходы D0-D7. Вход A0, подключенный к младшему разряду шины адреса используется для выборарегистров контроллера при обмене данными между контроллером и процессором.Выход INTподключенный к одноименномувходу процессора используется для формирования запроса прерывания контроллером,в свою очередь вход контроллера INTAобеспечивает получениеподтверждения прерывания. Сигналы Rи Wявляются стробирующими сигналами чтения и записиинформации соответственно. Вход SP подтянутый к логической “1”,служит для выбора роли микросхемы (ведущий “1”, ведомый “0”) если используетсянесколько микросхем одновременно. На входы IR0, IR1 поступают запросы прерывания отмодуля ввода/вывода.
4. Разработка функциональнойсхемы модуля памяти.
Модульпамяти включает в себя оперативное запоминающее устройство выполненное на двухмикросхемах (DD4, DD5) с организацией 32К<span Arial",«sans-serif»">x
4, постоянное запоминающее устройство в виде восьмимикросхем (DD6÷DD13) с организацией 8К<span Arial",«sans-serif»">x1 и дешифратор старших разрядов адреса выполненный намикросхемах DD1÷DD3, обеспечивающий обращение к ОЗУ в диапазоне адресов 0000h÷7FFFh, и к ПЗУ в диапазоне адресов E000h÷FFFFh. Эти адреса были вычислены из расчета:Для ОЗУ: Начальныйадрес + объем памяти (байт) – 1
Для ПЗУ: Конечныйадрес – объем памяти (байт) + 1
Дляданного варианта начальный адрес ОЗУ равен 0000h, объем памяти 256 Кбит = 32 Кбайт, следовательно:
0000h+ 8000h(32 Кбайт) – 1 = 7FFFh
Конечныйадрес ПЗУ равен FFFFh, объем ПЗУ 64 Кбит = 8 Кбайт,следовательно:
FFFFh– 2000h(8 Кбайт) + 1 = E000h
Ниже, нарисунке 3 представлена функциональная схема модуля ввода/вывода и таблицараспределения адресного пространства.
<img src="/cache/referats/16397/image027.gif" v:shapes="_x0000_s1062">
<img src="/cache/referats/16397/image029.gif" v:shapes="_x0000_s1061">
Рис. 3. Функциональная схемамодуля ввода/вывода,
таблица распределения адресногопространства.
<img src="/cache/referats/16397/image030.gif" v:shapes="_x0000_s1065">На микросхемах DD1, DD3 выполнена комбинационнаялогическая схема, выходной сигнал которой является входным сигналом CS(выбор микросхемы) для микросхем памяти ОЗУ DD4, DD5. Ниже представлена таблицаистинности для этой КЛС:
№
А15
<img src="/cache/referats/16397/image031.gif" " v:shapes="_x0000_s1074">M/IO
<img src="/cache/referats/16397/image032.gif" " v:shapes="_x0000_s1073">R
<img src="/cache/referats/16397/image033.gif" " v:shapes="_x0000_s1072">W
<img src="/cache/referats/16397/image017.gif" " v:shapes="_x0000_s1093">Q
1
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">0
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">1
2
<span Arial",«sans-serif»">1
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»;mso-ansi-language: RU">1
3
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»;mso-ansi-language: RU"><span Arial",«sans-serif»">x
<span Arial",«sans-serif»;mso-ansi-language: RU"><span Arial",«sans-serif»;mso-ansi-language: RU">1
<span Arial",«sans-serif»;mso-ansi-language: RU">1
<span Arial",«sans-serif»;mso-ansi-language: RU">1
4
<span Arial",«sans-serif»;mso-ansi-language: RU">0
<span Arial",«sans-serif»;mso-ansi-language: RU">1
<span Arial",«sans-serif»;mso-ansi-language: RU">0
<span Arial",«sans-serif»;mso-ansi-language: RU">1
<span Arial",«sans-serif»;mso-ansi-language: RU">0
5
<span Arial",«sans-serif»;mso-ansi-language: RU">0
<span Arial",«sans-serif»;mso-ansi-language: RU">1
<span Arial",«sans-serif»;mso-ansi-language: RU">1
<span Arial",«sans-serif»;mso-ansi-language: RU">0
<span Arial",«sans-serif»;mso-ansi-language: RU">0
<span Arial",«sans-serif»; mso-ansi-language:RU">
Учитываячто сигналом выбора микросхем для DD4, DD5 является логический «0», из таблицы видно чтопамять ОЗУ будет выбрана только тогда, когда:
·<span Times New Roman"">
старший разряд адреса (А15) равен «0», что обеспечивает доступ кадресам в диапазоне 0000h<span Times New Roman";mso-hansi-font-family:«Times New Roman»;mso-char-type:symbol; mso-symbol-font-family:Symbol">¸7FFFh;·<span Times New Roman"">
<img src="/cache/referats/16397/image003.gif" v:shapes="_x0000_s1066">сигнал M/IOравен «1» (выбор модуля памяти);·<span Times New Roman"">
<img src="/cache/referats/16397/image016.gif" v:shapes="_x0000_s1076"><img src="/cache/referats/16397/image034.gif" v:shapes="_x0000_s1075">один из сигналов Rили Wравен «0» (стробчтения или записи).<img src="/cache/referats/16397/image030.gif" v:shapes="_x0000_s1067">Комбинационная логическая схемавыполненная на микросхеме DD2, выходной сигнал которойявляется входным сигналом CS(выбор микросхемы) для микросхемпамяти ПЗУ DD6<span Times New Roman";mso-hansi-font-family: «Times New Roman»;mso-ansi-language:RU;mso-char-type:symbol;mso-symbol-font-family: Symbol">¸
DD13, обеспечивает доступ к этим микросхемам только вмомент чтения информации из ПЗУ. Ниже представлена таблица истинности для этойКЛС:№
А13
А14
А15
<img src="/cache/referats/16397/image033.gif" " v:shapes="_x0000_s1071">M/IO
<img src="/cache/referats/16397/image006.gif" " v:shapes="_x0000_s1070">R
<img src="/cache/referats/16397/image035.gif" " v:shapes="_x0000_s1092">Q
1
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">1
<span Arial",«sans-serif»">1
2
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">0
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">1
3
<span Arial",«sans-serif»">0
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">1
4
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">0
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">1
5
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">0
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">1
6
<span Arial",«sans-serif»">1
<span Arial",«sans-serif»">1
<span Arial",«sans-serif»">1
<span Arial",«sans-serif»">1
<span Arial",«sans-serif»">0
<span Arial",«sans-serif»">0
<span Arial",«sans-serif»">
Учитываячто сигналом выбора микросхем для DD6<span Times New Roman"; mso-hansi-font-family:«Times New Roman»;mso-ansi-language:RU;mso-char-type: symbol;mso-symbol-font-family:Symbol">¸
DD13 является логический «0», из таблицы видно что память ПЗУ будетвыбрана только тогда, когда:·<span Times New Roman"">
старшие разряды адреса А13, А14, А15 равны «1», что обеспечиваетдоступ к адресам в диапазоне E000h<span Times New Roman";mso-hansi-font-family: «Times New Roman»;mso-char-type:symbol;mso-symbol-font-family:Symbol">¸FFFFh;·<span Times New Roman"">
<img src="/cache/referats/16397/image036.gif" v:shapes="_x0000_s1068">сигнал M/IOравен «1» (выбор модуля памяти);·<span Times New Roman"">
<img src="/cache/referats/16397/image037.gif" v:shapes="_x0000_s1069">сигнал Rравен «0» (чтениепамяти).Адресные входы микросхем памяти ОЗУ DD4 и DD5, подключены к младшим 14-ти разрядам шины адреса,что позволяет адресовать 16384 ячеек памяти. Выходы данных этих микросхемподключены к шине данных таким образом что выходы микросхемы DD4 подключены к младшим четырем разрядам шины данных, авыходы микросхемы DD5 к старшим четырем. В итоге,поскольку к шине адреса эти микросхемы подключены одинаково, мы имеем адресациюк восьмиразрядным ячейкам памяти.
Адресные входы микросхем памяти ПЗУ DD6<span Times New Roman";mso-hansi-font-family:«Times New Roman»; mso-ansi-language:RU;mso-char-type:symbol;mso-symbol-font-family:Symbol">¸
DD13, подключены к младшим 12-тиразрядам шины адреса, что позволяет адресовать 4096 ячеек памяти. Выходы данныхэтих микросхем подключены к шине данных таким образом что каждая микросхемаподключена к одному из разрядов шины данных. В итоге, поскольку мы имеем восемьмикросхем ПЗУ, и к шине адреса эти микросхемы подключены одинаково, мы имеемадресацию к восьмиразрядным ячейкам памяти.5. Разработка функциональнойсхемы модуля ввода/вывода.
Модуль ввода/вывода содержит в себе два порта– параллельный порт ввода, выполненный на микросхеме 8255, и последовательныйпорт вывода, выполненный на микросхеме 8251. Так же в состав модуляввода/вывода входят комбинационные логические схемы выполняющие рольдешифраторов адреса портов, и логическая схема, фиксирующая изменение состоянияинформационных входов порта ввода, для формирования сигнала запроса прерывания.Функциональная схема модуля ввода/вывода представлена на рисунке 4.
<img src="/cache/referats/16397/image038.gif" v:shapes="_x0000_s1079"><img src="/cache/referats/16397/image039.gif" v:shapes="_x0000_s1078"><img src="/cache/referats/16397/image014.gif" v:shapes="_x0000_s1077"> Входы/выходы данных микросхемы 8255 соединены с шиной данных, адресныевходы А0 и А1 соединены с соответствующими разрядами адресной шины, причем входА1 соединен с линией первого разряда шины адреса через инвертор. С шиныуправления на входы WRи RDмикросхемы поступают сигналы чтения и записи данных, на вход CS(выбор микросхемы) поступает сигнал от дешифратораадреса выполненного на микросхемах DD2, DD3. На микросхемах DD7÷DD15, выполнена схемаобеспечивающая формирования сигнала запроса прерывания IRQ0, при любом изменении информации на входах PA0÷PA7 микросхемы 8255.
<img src="/cache/referats/16397/image034.gif" v:shapes="_x0000_s1080"><img src="/cache/referats/16397/image033.gif" v:shapes="_x0000_s1083"><img src="/cache/referats/16397/image040.gif" v:shapes="_x0000_s1082"><img src="/cache/referats/16397/image041.gif" v:shapes="_x0000_s1081"> Входы/выходы данных микросхемы 8251 соединены с шиной данных, вход C/D(команды/данные) соединен смладшим разрядом адресной шины, с шины управления на входы WRи RDмикросхемы поступают сигналычтения и записи данных, на вход CS(выбор микросхемы) поступаетсигнал от дешифратора адреса выполненного на микросхеме DD4. На вход CLK(синхронизация) и RST(сброс) поступают соответствующие сигналы(формируемые тактовым генератором) с шины управления. Сигнал с выхода TxEсигнализирующий о том что порт передал данные на периферийноеустройство и готов принять очередной байт от процессора для передачи, поступаетна шину управления как сигнал запроса прерывания IRQ1.
<img src="/cache/referats/16397/image043.gif" v:shapes="_x0000_s1064">
Рис. 4. Функциональная схема
модуля ввода/вывода.
Дешифраторадреса порта ввода в виде КЛС выполненной на микросхемах DD2 и DD3, обеспечивает формированиелогического “0”, являющегося сигналом выбора микросхемы порта ввода (DD5). Ниже приведена таблица истинности для данной КЛС:
№
А1
А2
А3÷А15
<img src="/cache/referats/16397/image044.gif" " v:shapes="_x0000_s1086">M/IO
<img src="/cache/referats/16397/image034.gif" " v:shapes="_x0000_s1087">Q
1
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»;mso-ansi-language: RU">1
<span Arial",«sans-serif»">1
2
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»;mso-ansi-language: RU">1
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»;mso-ansi-language: RU"><span Arial",«sans-serif»">1
3
<span Arial",«sans-serif»">0
<span Arial",«sans-serif»">0
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">1
4
<span Arial",«sans-serif»">1
<span Arial",«sans-serif»">1
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">x
<span Arial",«sans-serif»">1
5
<span Arial",«sans-serif»">0
<span Arial",«sans-serif»">1
<span Arial",«sans-serif»">0
<span Arial",«sans-serif»">0
<span Arial",«sans-serif»">0
6
<span Arial",«sans-serif»">1
<span Arial",«sans-serif»">0
<span Arial",«sans-serif»">0
<span Arial",«sans-serif»">0
<span Arial",«sans-serif»">0
Такимобразом, выбор микросхемы DD5 обеспечивается выполнениемследующих условий:
·<span Times New Roman"">
<img src="/cache/referats/16397/image045.gif" v:shapes="_x0000_s1085">сигнал M/IOравен “0” (выбор устройства ввода/вывода);·<span Times New Roman"">
все разряды шины адреса начиная с А3 и по А15 равны “0”;·<span Times New Roman"">
значения разрядов А1 и А2 не равны между собой.Из этогоследует, что обращение к микросхеме порта ввода возможно в диапазоне адресов 02h÷05h, что соответствует условиюзадания. Необходимость выделения пору ввода не одного, а четырех адресов,обусловлена тем что микросхема 8255 имеет в своем составе три портаввода/вывода, адресация к которым производится посредством адресных входов А0,А1 микросхемы, еще один адрес отводится под регистр управляющего словамикросхемы. Таким образом комбинационная логическая схема выполненная намикросхемах DD1, DD2, DD3, обеспечивает как бы “смещение”адреса 00h, являющегося базовым адресоммикросхемы 8255, на адрес 02hявляющийся базовым