Реферат: Разработка микропроцессорной системы
ИНСТИТУТ СВЯЗИ
/>
Факультет электроники, телекоммуникаций и компьютерныхсистем
Александр Малинин
Разработка микропроцессорной системы на баземикропроцессора Intel8086.
Дисциплина: Микропроцессоры
Вид работы: Курсовая работа
Оценка: _____________
Преподаватель: Децл ________________
подпись
Дата: 31.12.2000
Рига 2000
Содержание:
Цель курсовой работы ……………………………………………………………. 3 Разработка структурной схемы микропроцессорной системы ……………… 4 Разработка функциональной схемы микропроцессорного модуля …………. 7 Разработка функциональной схемы модуля памяти …………………………. 9 Разработка функциональной схемы модуля ввода/вывода …………………… 12 Список использованной литературы ……………………………………………. 15
1. Цель курсовой работы.
Данная курсовая работапосвящена разработке микропроцессорной системы на базе микропроцессора Intel8086. Выполнение курсовой работы делится на четыре этапа:
1. разработка структурной схемымикропроцессрной системы;
2. разработка функциональной схемымикропроцессорного модуля;
3. разработка функциональной схемымодуля памяти;
4. разработка функциональной схемымодуля ввода/вывода.
Данные, необходимые длявыполнения работы берутся в соответствии с вариантом назначеннымпреподавателем. Ниже приведены условия для данного варианта:
Вариант №………………………………………………………… 50
Конфигурация МПС……………………………………………… min
Емкость ОЗУ (Кбит)……………………………………………… 256
Емкость ПЗУ (Кбит)……………………………………………… 64
Организация микросхем ОЗУ…………………………………… 32Kx4
Организация микросхем ПЗУ…………………………………… 8Kx1
Способ обращения к портамввода/вывода ……………………… СК
Способ организации ввода/вывода……………………………… РПР
Порт ввода:
Тип……………………………………………………………… пар.
Адрес…………………………………………………………… 02h
Порт вывода:
Тип……………………………………………………………… посл.
Адрес…………………………………………………………… 52h
Пояснение:
min –минимальная конфигурация системы;
max – максимальнаяконфигурация системы;
СК – обращение к портамввода/вывода с помощью специальных команд;
РПР — ввод/вывод информациив режиме прерывания;
пар. – параллельный порт;
посл. – последовательныйпорт.
2. Разработка структурнойсхемы микропроцессорной системы.
В данной работеразрабатывается микропроцессорная система с минимальной конфигурацией, что предполагает использование управляющих сигналов,формируемых непосредственно на выводах микропроцессора Intel 8086. Структурная схема системы представлена нарисунке 1.
Микропроцессорная системасостоит из десяти основных узлов:
• Тактовый генератор G;
• Микропроцессор CPU;
• Буферный регистр RG;
• Шинный формирователь;
• Контроллер прерываний IC;
• Модуль памяти;
• Модуль ввода/вывода;
• Шина адреса ША;
• Шина данных ШД;
• Шина управления ШУ.
Тактовый генератор служит для генерации тактирующего сигналаобеспечивающего синхронизацию работы микропроцессора и микропроцессорнойсистемы в целом. Так же формирует сигнала “ready” служащий для индикации момента когда установилисьчастота генерируемого сигнала, и сигнала “reset” служащего для сброса микропроцессора и другихэлементов системы.
Микропроцессор обеспечиваетвыполнение программы хранящейся модуле памяти, формирует адреса и сигналыуправления для обращения к определенным ячейкам памяти модуля памяти, иотдельным элементам системы, таким как порты ввода/вывода, контроллерпрерываний. Ниже поясняется назначение этих сигналов:
A/D(15-0) – адрес ячейки памяти, портаввода/вывода, или контроллера
прерываний;
/> STB – выход строба адреса. Служит сигналом разрешенияпередачи адреса для буферного регистра.
/> OP/IP – сигнал для шинного формирователя, служащий дляуказания направления передачи данных (в CPU/ от CPU).
DE– сигнал активизации шины данных. Низкий уровень подключает микропроцессор кшине данных, высокий уровень переводит выходы шинного формирователя ввысокоимпедансное состояние.
/> INTA – выход сигнала подтверждения прерывания. Низкийуровень стробирует ввод в микропроцессор информации из источника, вызвавшегопрерывание.
/> M/IO – сигнал служащий для различения обращения к модулюпамяти или модулю ввода/вывода.
/> R – сигнал стробирующий чтение данных из модуля памятиили модуля ввода/вывода.
/> W – сигнал стробирующий запись данных в модуль памятиили модуль ввода/вывода.
INT– сигнал запроса прерывания. Передается от контроллера прерываний вмикропроцессор при необходимости прервать выполнение текущей задачи, и перейтик обработке прерывания.
Буферный регистр служитдля удержания адреса на шине адреса (буферизация), в течении некоторого времениопределяемого сигналом STB.
Так же служит для усилениясигналов A/D (15-0).
Шинный формирователь служитдля коммутации микропроцессора с шиной данных, выбора направления передачиданных, усиления сигнала выдаваемого микропроцессором на шину.
Контроллер прерыванийобеспечивает согласование сигналов запроса прерывания, поступающих от модуляввода/вывода с процессором.
Модуль памяти обеспечиваетзапись, чтение, хранение данных. Хранит программу необходимую для работыпроцессора.
Модуль ввода/вывода обеспечиваетобмен данными между микропроцессорной системой и подключаемыми к ней внешнимиустройствами.
Шина адресашестнадцати разрядная шина, служащая для передачи адреса ячейки памяти приобращении к модулю памяти, адреса порта при обращении к портам ввода/вывода,или адреса контроллера прерываний при обмене данными между контроллеромпрерываний и процессором.
Шина данных восьмиразрядная шина, необходимая для обмена данными между процессором и контроллеромпрерываний, процессором и модулем памяти, процессором и модулем ввода/вывода.
Шина управления служит для передачи управляющих сигналов таких какчтение данных, запись данных, выбор порт/память при адресации, и др., отпроцессора к другим модулям системы, а так же для передачи сигналов запросапрерывания от модуля ввода/вывода к процессору.
/>
Рис. 1. Структура МПС минимальной конфигурации
на базе микропроцессора Intel 8086.
3. Разработкафункциональной схемы микропроцессорного модуля.
/> Микропроцессорный модуль является по сути основным узлом микропроцессорнойсистемы. В его состав входит сам микропроцессор, тактовый генератор, буферныерегистры, шинный формирователь, дешифратор адреса контроллера прерываний иконтроллер прерываний.
Функциональная схемамикропроцессорного модуля представлена на рисунке 2.
/>
Рис. 2. Функциональная схема микропроцессорногомодуля.
Генератор тактовыхимпульсов выполнен на микросхеме 8284. Генератор имеет в своем составекварцевый резонатор для обеспечения повышенной стабильности частотыгенерируемого сигнала, кнопку сброса обеспечивающую выдачу генератором на входпроцессора сигнала reset,
/>/>RCцепь исключающую эффект “дребезга” контактов при нажатии кнопки сброса.Генератор имеет пять входов и три выхода. Ко входам X1 и X2подключается кварцевый резонатор, вход F/Cслужит для выбора внутреннего или внешнего задающего генератора, при подаче нанего логического “0” генерация тактовых импульсов производится внутреннимгенератором, при подаче “1” – внешним задающим генератором, вход CSNпозволяет обеспечить синхронизацию тактовых сигналов путем сброса делителейчастоты при работе от внешнего задающего генератора. Входы F/C и CSN вданной схеме заземлены. Ко входу RES подключается кнопка сброса. На выходе CLKподключенному ко входу CLK процессора, формируется тактовый сигнал генерируемыйгенератором. Выход RES служит для выдачи сигнала сброса, и подключен ковходу CLR процессора. Выход RDY генератораподключен ко входу RDY процессора, и выдает сигнал готовности генератора.
/>/>/>/>/>/> В качестве центрального процессора используетсямикросхема микропроцессора I8086. Эта микросхема имеет шестнадцать тристабильныхвходов/выходов AD0-AD15, обеспечивающих выдачу адреса на шину адреса, ивыдачу (прием) данных на (с) шину данных. Эти выходы подключены к двуммикросхемам 8282 и к одной микросхеме 8286 таким образом, что младшие восемьразрядов подключены к одной микросхеме 8282 и одной 8286, старшие к оставшейсямикросхеме 8282. Сигнал STB формируемый микропроцессором является стробирующимсигналом для буферных регистров RG. Выход OP/IP формирует сигнал направления передачи данных дляшинного формирователя выполненного на микросхеме 8286. Сигнал DEопределяет тип информации передаваемой в текущий момент на шину AD0-AD15(адрес/данные), и является сигналом выбора микросхемы для шинногоформирователя. Сигнал M/IO служит для указания типа устройства (память илиустройства В/В) при адресации. Сигналы R и Wявляются стробирующими сигналами чтения и записи соответственно. На вход INTпоступают сигналы запроса прерывания от контроллера прерываний, с выхода INTAобратно в контроллер прерываний поступают сигналы подтверждения прерывания.Вход процессора MN/MX служит для выбора типа конфигурации системы(максимальная/минимальная). Для выбора минимальной конфигурации к этому входуподведена логическая “1”.
/> Буферные регистры выполнены на восьми разрядных микросхемах 8282. Входы данныхэтих микросхем подключены к выходам AD0-AD15микропроцессора, выходы подключены к шине адреса. На вход стробирования STBпоступает сигнал сторбирования адреса STB с процессора, ко входу выборамикросхемы OE подведен логический “0”.
Шинный формировательвыполнен на восьми разрядной микросхеме 8286. Входы данных этой микросхемыподключены к входам/выходам AD0-AD7 микропроцессора, выходы подключены к шине данных. Навход направления передачи данных поступает сигнал OP/IP спроцессора, ко входу выбора микросхемы CS подведенсигнал DE формируемый процессором.
/>/>/>/>/> На микросхеме DD6 выполнендешифратор адреса для контроллера прерываний (8259). Ко входу дешифратораподключены все разряды шины адреса и сигнал M/IO.На выходе дешифратора формируется логический “0” если все разряды шины адресанаходятся в состоянии логического “0” и сигнал M/IOсигнализирует о выборе устройства ввода/вывода. Выход дешифратора подключен ковходу CS (выбор микросхемы) контроллера прерываний.
/>/>/> Контроллер прерываний выполнен на микросхеме 8259. Микросхема подключается кшине данных через входы/выходы D0-D7. Вход A0, подключенный к младшему разряду шины адресаиспользуется для выбора регистров контроллера при обмене данными между контроллероми процессором. Выход INT подключенный к одноименному входу процессораиспользуется для формирования запроса прерывания контроллером, в свою очередьвход контроллера INTA обеспечивает получение подтверждения прерывания.Сигналы R и W являются стробирующими сигналами чтения и записиинформации соответственно. Вход SP подтянутый к логической “1”, служит для выбора ролимикросхемы (ведущий “1”, ведомый “0”) если используется несколько микросхемодновременно. На входы IR0, IR1 поступают запросы прерывания от модуля ввода/вывода.
4. Разработкафункциональной схемы модуля памяти.
Модуль памяти включает в себяоперативное запоминающее устройство выполненное на двух микросхемах (DD4, DD5)с организацией 32Кx4, постоянноезапоминающее устройство в виде восьми микросхем (DD6÷DD13)с организацией 8Кx1 и дешифраторстарших разрядов адреса выполненный на микросхемах DD1÷DD3,обеспечивающий обращение к ОЗУ в диапазоне адресов 0000h÷7FFFh,и к ПЗУ в диапазоне адресов E000h÷FFFFh. Эти адреса были вычислены из расчета:
Для ОЗУ: Начальныйадрес + объем памяти (байт) – 1
Для ПЗУ: Конечныйадрес – объем памяти (байт) + 1
Для данного вариантаначальный адрес ОЗУ равен 0000h, объем памяти 256 Кбит = 32 Кбайт, следовательно:
0000h + 8000h (32 Кбайт) – 1 = 7FFFh
Конечный адрес ПЗУ равен FFFFh,объем ПЗУ 64 Кбит = 8 Кбайт, следовательно:
FFFFh – 2000h (8Кбайт) + 1 = E000h
Ниже, на рисунке 3представлена функциональная схема модуля ввода/вывода и таблица распределенияадресного пространства.
/>
/>
Рис. 3. Функциональная схема модуля ввода/вывода,
таблица распределения адресного пространства.
/>Намикросхемах DD1, DD3 выполнена комбинационная логическая схема, выходнойсигнал которой является входным сигналом CS (выбормикросхемы) для микросхем памяти ОЗУ DD4, DD5. Нижепредставлена таблица истинности для этой КЛС:
№ А15/>M/IO
/>R
/>W
/>Q
1 x x x 1 2 1 x x x 1 3 x x 1 1 1 4 1 1 5 1 1Учитывая что сигналом выборамикросхем для DD4, DD5 является логический «0», из таблицы видночто память ОЗУ будет выбрана только тогда, когда:
· старший разряд адреса (А15) равен«0», что обеспечивает доступ к адресам в диапазоне 0000h¸7FFFh;
· />сигналM/IO равен «1» (выбор модуля памяти);
· />/>один из сигналов R или Wравен «0» (строб чтения или записи).
/>Комбинационнаялогическая схема выполненная на микросхеме DD2, выходнойсигнал которой является входным сигналом CS (выбормикросхемы) для микросхем памяти ПЗУ DD6¸DD13, обеспечивает доступ к этиммикросхемам только в момент чтения информации из ПЗУ. Ниже представлена таблицаистинности для этой КЛС:
№ А13 А14 А15/>M/IO
/>R
/>Q
1 x x x x 1 1 2 x x x x 1 3 x x x x 1 4 x x x x 1 5 x x x x 1 6 1 1 1 1Учитывая что сигналом выборамикросхем для DD6¸DD13 является логический «0», из таблицы видночто память ПЗУ будет выбрана только тогда, когда:
· старшие разряды адреса А13, А14,А15 равны «1», что обеспечивает доступ к адресам в диапазоне E000h¸FFFFh;
· />сигналM/IO равен «1» (выбор модуля памяти);
· />сигналR равен «0» (чтение памяти).
Адресные входы микросхемпамяти ОЗУ DD4 и DD5, подключены к младшим 14-ти разрядам шиныадреса, что позволяет адресовать 16384 ячеек памяти. Выходы данных этихмикросхем подключены к шине данных таким образом что выходы микросхемы DD4подключены к младшим четырем разрядам шины данных, а выходы микросхемы DD5 кстаршим четырем. В итоге, поскольку к шине адреса эти микросхемы подключеныодинаково, мы имеем адресацию к восьмиразрядным ячейкам памяти.
Адресные входы микросхемпамяти ПЗУ DD6¸DD13, подключены к младшим12-ти разрядам шины адреса, что позволяет адресовать 4096 ячеек памяти. Выходыданных этих микросхем подключены к шине данных таким образом что каждаямикросхема подключена к одному из разрядов шины данных. В итоге, поскольку мыимеем восемь микросхем ПЗУ, и к шине адреса эти микросхемы подключеныодинаково, мы имеем адресацию к восьмиразрядным ячейкам памяти.
5. Разработкафункциональной схемы модуля ввода/вывода.
Модуль ввода/вывода содержитв себе два порта – параллельный порт ввода, выполненный на микросхеме 8255, ипоследовательный порт вывода, выполненный на микросхеме 8251. Так же в составмодуля ввода/вывода входят комбинационные логические схемы выполняющие рольдешифраторов адреса портов, и логическая схема, фиксирующая изменение состоянияинформационных входов порта ввода, для формирования сигнала запроса прерывания.Функциональная схема модуля ввода/вывода представлена на рисунке 4.
/>/>/> Входы/выходы данных микросхемы 8255 соединены с шиной данных, адресные входы А0и А1 соединены с соответствующими разрядами адресной шины, причем вход А1 соединенс линией первого разряда шины адреса через инвертор. С шины управления на входыWR и RD микросхемы поступают сигналычтения и записи данных, на вход CS (выбор микросхемы) поступает сигнал от дешифратораадреса выполненного на микросхемах DD2, DD3. Намикросхемах DD7÷DD15, выполнена схемаобеспечивающая формирования сигнала запроса прерывания IRQ0, при любомизменении информации на входах PA0÷PA7 микросхемы 8255.
/>/>/>/> Входы/выходы данных микросхемы 8251 соединены сшиной данных, вход C/D (команды/данные) соединен с младшим разрядом адреснойшины, с шины управления на входы WR и RD микросхемы поступают сигналычтения и записи данных, на вход CS (выбор микросхемы) поступает сигнал от дешифратораадреса выполненного на микросхеме DD4. На вход CLK (синхронизация)и RST (сброс)поступают соответствующие сигналы (формируемые тактовым генератором) с шиныуправления. Сигнал с выхода TxE сигнализирующийо том что порт передал данные на периферийное устройство и готов принятьочередной байт от процессора для передачи, поступает на шину управления каксигнал запроса прерывания IRQ1.
/>
Рис. 4. Функциональная схема
модуля ввода/вывода.
Дешифратор адреса порта вводав виде КЛС выполненной на микросхемах DD2 и DD3,обеспечивает формирование логического “0”, являющегося сигналом выборамикросхемы порта ввода (DD5). Ниже приведена таблица истинности для данной КЛС:
№ А1 А2 А3÷А15/>M/IO
/>Q
1 x x x 1 1 2 x x 1 x 1 3 x x 1 4 1 1 x x 1 5 1 6 1Таким образом, выбормикросхемы DD5 обеспечивается выполнением следующих условий:
· />сигналM/IO равен“0” (выбор устройства ввода/вывода);
· все разряды шины адреса начиная сА3 и по А15 равны “0”;
· значения разрядов А1 и А2 не равнымежду собой.
Из этого следует, чтообращение к микросхеме порта ввода возможно в диапазоне адресов 02h÷05h,что соответствует условию задания. Необходимость выделения пору ввода не одного,а четырех адресов, обусловлена тем что микросхема 8255 имеет в своем составетри порта ввода/вывода, адресация к которым производится посредством адресныхвходов А0, А1 микросхемы, еще один адрес отводится под регистр управляющегослова микросхемы. Таким образом комбинационная логическая схема выполненная намикросхемах DD1, DD2, DD3, обеспечивает как бы “смещение” адреса 00h,являющегося базовым адресом микросхемы 8255, на адрес 02hявляющийся базовым адресом порта ввода системы. Таблица преобразования адресов,комбинационной логической схемой выполненной на микросхемах DD1, DD2, DD3,представлена ниже:
Адрес на шине адреса
Адрес на микросхеме DD5
№ А2 А1 А0 А1 А0 1 1 2 1 1 1 3 1 1 4 1 1 1 1Дешифратор адреса, выполненныйна микросхеме DD4, обеспечивает доступ к порту вывода в диапазонеадресов 052h÷053h. Ниже представлена таблицаистинности для данного дешифратора:
№ А1 А2 А3 А4 А5 А6 А7÷А15/>M/IO
/>Q
1 x x x x x x x 1 2 x 1 x x x x x x 1 3 x x 1 x x x x x 1 4 x x x x x x x 1 5 x x x x 1 x x x 1 6 x x x x x x x 1 7 x x x x x x 1 x 1 8 x x x x x x x 1 1 9 1 1 1Как видно из таблицы, дляобеспечения состояния логического “0” на выходе дешифратора (выбор микросхемы DD6),необходимо выполнение следующих условий:
· на шине адреса (А0÷А15) долженприсутствовать адрес 052h или 053h;
· />сигналM/IO долженбыть равен “0” (выбор устройства ввода/вывода).
/>Всвою очередь различие между адресацией по адресу 052h или по адресу 053h отражаются на младшем разряде шины адреса (А0)подключенному ко входу C/D (команды/данные).
6. Список использованнойлитературы.
· «Микропроцессоры имикропроцессорные системы.»
· «Полупроводниковая схемотехника.»У. Титце, К. Шенк.
www.dmitriks.narod.ru/books/books.html#TITSH
· http://www.tranceaddict.com
· http://www.elcom.pub.ro/discipline/amp2/82c51a.pdf
· http://www.deetc.isel.ipl.pt/microprocessadores/recursos/x86/Manuais/Perifericos/82C84.PDF
· http://www.aldec.com/IP_Services/available_cores.htm