Реферат: Компьютеры SPARC-архитектуры

          Политехническийколледж.

                                                       

 

 

 Компьютеры SPARC-           

          архитектуры.

 

Выполнил,                                       проверил

Студент гр.02033п                         Преподаватель информатики

Холопов П.С.  

                          Великий Новгород 2001

                Содердержание.                                                                       

1.Особенностипроцессоров с архитектуройSPARC компании Sun Microsystems.

2.SuperSPARC.

3.HyperSPARC.

4.MicroSPARC-II

                                                                                                                          

     Особенности процессоров с архитектурой SPARC                      компании Sun Microsystems.  

   Масштабируемая процессорная архитектура компании Sun Microsystems (SPARC – Scalable Processor Architecture) является наиболее широкораспространённой RISC — архитектурой, отражающей доминирующее положениекомпании на рынке UNIX-рабочих станций и серверов. Процессоры с архитектурой SPARCлицензированы иизготавливаются по спецификациям Sunнесколькимипроизводителями, среди которых следует отметить компании Texas Instruments, Fujitsu, LSI Logic, Bipolar International Technology,Philips и Cypress Semiconductor. Эти компании

Осуществляют поставки процессоровSPARCне только самой  SunMicrosystems, нои другим известным производителям вычислительных систем, например, Solbourne, Toshiba, Matsushita, Tatting и Cray Research.В 1990 году Sunпередала все права на архитектуру SPARC организации SPARC International, которая в настоящее время включает более 250 членов. Основными задачамиэтой организации являются лицензирование технологии SPARCдля реализации,руководства и проверки совместимости со стандартами SPARC.Именно такаястратегия лицензирования позволила процессорам с архитектурой SPARC занятьлидирующие позиции на рынке RISC-кристаллов.

Первоначальноархитектура SPARC быларазработана с целью упрощения реализации 32-битового процессора. В последствиипо мере улучшения технологии изготовления интегральных схем она постепенноразвивалось и в настоящее время имеется 64-битовая версия этой архитектуры.

В отличие от большинства RISCархитектур SPARCиспользует регистровые окна, которые обеспечивают удобный механизм передачипараметров между программами и возврата результатов. Архитектура SPARCбыла первой коммерческой разработкой, реализующей механизмы отложенныхпереходов и аннулирования команд. Это давало компилятору большую свободузаполнения времени, выполнения команд перехода командой, которая выполняется в случае выполнения условийперехода и игнорируется в случае, если условие перехода не выполняется.

Первыйпроцессор SPARC былизготовлен компанией Fujitsu на основе вентильнойматрицы, работающей на частоте 16.67 МГц. На основе этого процессора быларазработана первая рабочая станция Sun-4с производительностью 10 MIPS, объявленнаяосенью 1987 года. В марте 1988 года Fujitsu увеличила, тактовую частотудо 25 МГц создав процессор  с производительностью 15 MIPS.

Позднее компания Sun умелоиспользовала конкуренцию среди компаний-поставщиков интегральных схем, выбираянаиболее удачные разработки для реализации своих изделий SPARCstation 1, SPARCstation 1+, SPARCstation IPC, SPARCstation ELC,SPARCstation IPX, SPARCstation 2 и серверов серий 4XX и6XX. Такаячастота процессоров SPARCбыла повышена до 40 МГц, а производительность – до28 MIPS.

                           SuperSPARC.

  Дальнейшее увеличение производительности процессоровс архитектурой

SPARCбыло достигнутоза счёт реализации в кристаллах принципов суперскалярной обработки компаниями TexasInstruments и Cypress.Процессор Super SPARC компании Texas Instruments стал основой серии рабочихстанций и серверов SPARCstation/SPARC server 10 и SPARCstation/SPARCserver 20. Имеется несколько версий этого процессора, позволяющего взависимости от смеси команд обрабатывать до трёх команд за один машинный такт,отличающихся тактовой частотой.

Процессор SuperSPARC имеетсбалансированную производительность на операциях с фиксированной и плавающейточкой. Он имеет внутренний кэш ёмкостью 36 Кб (20 Кб – кэш команд и 16 Кб кэшданных), раздельные конвейеры целочисленнойивещественной арифметики и при тактовой частоте 75 МГц обеспечиваетпроизводительность около 205 MIPS. Процесоор SuperSPARC применяется также в серверахSPARCserver 1000 и SPARCcenter 2000 компании Sun.

Конструктивно кристаллмонтируется на взаимозаменяемых процессорных модулях трёх типов, отличающихсяналичием и объёмом кэш-памяти второго уровня и тактовой частотой. Модуль M-bus SuperSPARC, используемый в модели 50 содержит 50-МГц SuperSPARCпроцессор свнутренним кэшем ёмкостью 36 Кб.  Модули M-bus SuperSPARC в моделях 51, 61 и 71 содержат по одному SuperSPARCпроцессору.

Работающемуна частоте 50, 60 и 75 МГц соответственно, одному кристалу кэш-контроллёра (такназываемому SuperCache), а также внешний кэш ёмкостью 1 Мб. Модули M-busв моделях 502,612, 712 и 514 содержат два SuperSPARC процессора и двакэш-контроллёра каждый, а последние три модели и по одному 1 Мб внешнему кэшуна каждый процессор. Использование кэш-памяти позволяет модулям CPU работатьс тактовой частотой, отличной от тактовой частоты материнской платы;пользователи всех моделей, поэтому могут улучшить производительность своихсистем заменой существующих модулей CPU вместо того, чтобыпроизводитель upgrade всей материнской платы.

Компания Texas Instruments разработала также 50 МГц процессор MicroSPARCс встроеннымкэшем ёмкостью 6 Кб, который ранее широко использовался в дешёвых моделяхрабочих станций SPARCclassic и SPARCstation LX, а в настоящее времяприменяется лишь в X-терминалах. Sun совместно Fujitsu создалитакже новую версию кристалла MicroSPARC II с встроенным кэшем ёмкостью24 Кб. На его основе построены рабочие станции и серверы SPARCstation/SPARC server 4 и SPARCstation/SPARC server 5, работающие начастоте  70, 85 и 110 МГц.

Хотя архитектура SPARC остаётсядоминирующей на рынке процессоровRISC, особенно в секторерабочих станций, повышение тактовой частоты процессоров в 1992-1994 годахпроисходило более медленными темпами по сравнению с повышением тактовой частотыконкурирующих архитектур процессоров. Чтобы ликвидировать это отставание, атакже в ответ на появление на рынке 64-битовых процессоров компания Sunразработала и проводит в жизнь пятилетнюю программу модернизации. Всоответствиис этой программой Sunпланировала довести тактовую частоту процессоров MicroSPARC до 100 МГц в 1994 году (процессор MicroSPARC II с тактовой частотой 70, 85 и110 МГц уже используется в рабочих станциях и серверах SPARCstation5) и до 125 МГц (процессор MicroSPARC III) к концу 1995года. В конце 1994 – начале 1995 года нарынке появились микропроцессоры hyperSPARC и однопроцессорные идвухпроцессорные рабочие станции с тактовой частотой процессора 100 и 125 МГц.К середине 1995 года тактовая частота процессоров SuperSPARCдолжна бытьдоведена до 90 МГц (60 и 75 Мгц версии этого процессора в настоящее времяприменяются в рабочих станциях и серверах 

 SPARCstation 20, SPARCserver1000 и SPARCcenter 2000 компании Sunи 64-процессорном сервере компании Cray Research).Во второй половине 1995 года должны появится 64-битовые процессоры UltraSPARC I с тактовой частотой от 167 МГц, в конце 1995 – начале 1996года –процессоры UltraSPARC II с тактовой частотой  от 200 до 275 МГц, а в 1997/1998 годах  — проссоры UltraSPARC IIIсчастотой 500 МГц.

                             HyperSPARC.

HyperSPARC  одной из главных задач, стоявших перед разработчикамимикропроцессора ARC, было повышение производительности, особенно при выполненииопераций с плавающей точкой. Поэтому особое внимание разработчиков было уделеносозданию простых и сбалансированных шестиступенчатых конвейеров целочисленнойарифметики и плавающей точки. Логические схемы этих конвейеров тщательноразрабатывались, количество логических уровней вентилей между ступенямивыравнивалось, чтобы упростить вопросы дальнейшего повышения тактовой частоты.Производительность процессоров hyperSPARC может меняться независимо от скоростиработы внешней шины (M-Bus). Набор кристаллов hyperSPARC обеспечивает каксинхронные, так и асинхронные операции с помощью специальной логики кристаллаRT625. Отделение внутренней шины процессора от внешней шины позволяетувеличивать тактовую частоту процессора независимо от частоты работы подсистемпамяти и ввода/вывода. Это обеспечивает более жизненный длительный цикл,поскольку переход на более производительные модули hyperSPARC не требуетпеределки всей системы.

Процессорный набор hyperSPARC с тактовой частотой100 МГц построен на основе технологического процесса КМОП с тремя уровнямиметаллизации и проектными нормами 0.5 микрон. Внутренняя логика работает снапряжением питания 3.3В.

Процессор hyperSPARC реализован ввиде многокристальной микросборки,  всостав которой входит суперскалярная конвейерная часть и тесно связанная с нейкэш-память второго уровня. В набор кристаллов входят RT620 (CPU) — центральныйпроцессор, RT625 (CMTU) — контроллер кэш-памяти, устройство управления памятьюи устройство тегов и четыре RT627 (CDU) кэш-память данных для реализациикэш-памяти второго уровня емкостью 256 Кбайт. RT625 обеспечивает такжеинтерфейс с M-Bus.

Центральный процессор RT620 состоитиз целочисленного устройства, устройства с плавающей точкой, устройствазагрузки/записи, устройства переходов и двухканальноймножественно-ассоциативной памяти команд емкостью 8 Кбайт. Целочисленноеустройство включает АЛУ и отдельный тракт данных для операций загрузки/записи,которые представляют собой два из четырех исполнительных устройств процессора.Устройство переходов обрабатывает команды передачи управления, а устройствоплавающей точки, реально состоит из двух независимых конвейеров — сложения иумножения чисел с плавающей точкой. Для увеличения пропускной способностипроцессора команды плавающей точки, проходя через целочисленный конвейер,поступают в очередь, где они ожидают запуска в одном из конвейеров плавающейточки. В каждом такте выбираются две команды. В общем случае, до тех пор, покаэти две команды требуют для своего выполнения различных исполнительныхустройств при отсутствии зависимостей по данным, они могут запускатьсяодновременно. RT620 содержит два регистровых файла: 136 целочисленныхрегистров, сконфигурированных в виде восьми регистровых окон, и 32 отдельныхрегистра плавающей точки, расположенных в устройстве плавающей точки.

Кэш-память второго уровня впроцессоре hyperSPARC строится на базе RT625 CMTU, который представляет собойкомбинированный кристалл, включающий контроллер кэш-памяти и устройствоуправления памятью, которое поддерживает разделяемую внешнюю память исимметричную многопроцессорную обработку. Контроллер кэш-памяти поддерживаеткэш емкостью 256 Кбайт, состоящий из четырех RT627 CDU. Кэш-память имеет прямоеотображение и 4К тегов. Теги в кэш-памяти содержат физические адреса, поэтомулогические схемы для соблюдения когерентности кэш-памяти в многопроцессорнойсистеме, имеющиеся в RT625, могут быстро определить попадания или промахи припросмотре со стороны внешней шины без приостановки обращений к кэш-памяти состороны центрального процессора. Поддерживается как режим сквозной записи, таки режим обратного копирования.

Устройство управления памятьюсодержит в своем составе полностью ассоциативную кэш-память преобразованиявиртуальных адресов в физические (TLB), состоящую из 64 строк, котораяподдерживает 4096 контекстов. RT625 содержит буфер чтения емкостью 32 байта,используемый для загрузки, и буфер записи емкостью 64 байта, используемый для разгрузкикэш-памяти второго уровня. Размер строки кэш-памяти составляет 32 байта. Крометого, в RT625 имеются логические схемы синхронизации, которые обеспечиваютинтерфейс между внутренней шиной процессора и SPARC MBus при выполненииасинхронных операций.

RT627 представляет собой статическуюпамять 16К, специально разработанную для удовлетворения требований hyperSPARC.Она организована как четырехканальная статическая память в виде четырехмассивов с логикой побайтной записи и входными и выходными регистрами-защелками.RT627 для ЦП является кэш-памятью с нулевым состоянием ожидания без потерь(т.е. приостановок) на конвейеризацию для всех операций загрузки и записи,которые попадают в кэш-память. RT627 был разработан специально для процессораhyperSPARC, таким образом, для соединения с RT620 и RT625 не нужны никакиедополнительные схемы.

Набор кристаллов позволяетиспользовать преимущества тесной связи процессора с кэш-памятью. КонструкцияRT620 допускает потерю одного такта в случае промаха в кэш-памяти первогоуровня. Для доступа к кэш-памяти второго уровня в RT620 отведена специальнаяступень конвейера. Если происходит промах в кэш-памяти первого уровня, а вкэш-памяти второго уровня имеет место попадание, то центральный процессор неостанавливается.

Команды загрузки и записиодновременно генерируют два обращения: одно к кэш-памяти команд первого уровняемкостью 8 Кбайт и другое к кэш-памяти второго уровня. Если адрес командынайден в кэш-памяти первого уровня, то обращение к кэш-памяти второго уровня отменяетсяи команда становится доступной на стадии декодирования конвейера. Если же вовнутренней кэш-памяти произошел промах, а в кэш-памяти второго уровняобнаружено попадание, то команда станет доступной с потерей одного такта,который встроен в конвейер. Такая возможность позволяет конвейеру продолжатьнепрерывную работу до тех пор, пока имеют место попадания в кэш-память либопервого, либо второго уровня, которые составляют 90% и 98% соответственно длятиповых прикладных задач рабочей станции. С целью достижения архитектурногобаланса и упрощения обработки исключительных ситуаций целочисленный конвейер иконвейер плавающей точки имеют по пять стадий выполнения операций. Такаяконструкция позволяет RT620 обеспечить максимальную пропускную способность, не достижимуюв противном случае.

                              MicroSPARC-II.

  Эффективная с точки зрениястоимости конструкция не может полагаться только на увеличение тактовойчастоты. Экономические соображения заставляют принимать решения, основойкоторых является массовая технология. Системы MicroSPARC обеспечивают высокуюпроизводительность при умеренной тактовой частоте путем оптимизации среднегоколичества команд, выполняемых за один такт. Это ставит вопросы эффективногоуправления конвейером и иерархией памяти. Среднее время обращения к памятидолжно сокращаться, либо должно возрастать среднее количество команд,выдаваемых для выполнения в каждом такте, увеличивая производительность наоснове компромиссов в конструкции процессора.

MicroSPARC-II является одним изсравнительно недавно появившихся процессоров семейства SPARC. Основное егоназначение — однопроцессорные низко-стоимостные системы. Он представляет собойвысокоинтегрированную микросхему, содержащую целочисленное, устройствоуправления памятью, устройство плавающей точки, раздельную кэш-память команд иданных, контроллер управления микросхемами динамической памяти и контроллершины SBus.

Основными свойствами целочисленногоустройства microSPARC-II являются:

·<span Times New Roman"">        

·<span Times New Roman"">        

·<span Times New Roman"">        

·<span Times New Roman"">        

·<span Times New Roman"">        

·<span Times New Roman"">        

Целочисленное устройство используетпятиступенчатый конвейер команд с одновременным запуском до двух команд.Устройство плавающей точки обеспечивает выполнение операций в соответствии состандартом IEEE 754.

Устройствоуправления памятью выполняет четыре основных функции. Во-первых, онообеспечивает формирование и преобразование виртуального адреса в физический.Эта функция реализуется с помощью ассоциативного буфера TLB. Кроме того,устройство управления памятью реализует механизмы защиты памяти. И, наконец,оно выполняет арбитраж обращений к памяти со стороны ввода/вывода, кэша данных,кэша команд и TLB.

Процессор microSPARC II имеет 64-битовую шину данныхдля связи с памятью и поддерживает оперативную память емкостью до 256 Мбайт. Впроцессоре интегрирован контроллер шины SBus, обеспечивающий эффективную сточки зрения стоимости реализацию ввода/вывода.

еще рефераты
Еще работы по компьютерам и переферийным устройствам