Реферат: Процессор для ограниченного набора команд часть 1 (7)

СОДЕРЖАНИЕ

Исходные данные

Техническое задание

1. Алгоритм работы процессора

1.1 Выбор и обоснование алгоритма

1.2 Техническое описание алгоритма

2. Структурная электрическая схема центральной части ЭВМ

2.1 Выбор и обоснования структурной электрической схемы центральной части ЭВМ

2.2 Техническое описание структурной электрической схемы центральной части ЭВМ

3. Функциональная электрическая схема процессора

3.1 Выбор и обоснование функциональной электрической схемы процессора

3.2 Техническое описание функциональной электрической схемы — операционная часть

3.3 Техническое описание функциональной электрической схемы — управляющая часть

4. Принципиальная электрическая схема РОН и ИАЛУ

4.1 Выбор и обоснование элементной базы

4.2 Используемые цифровые микросхемы и их параметры

4.3 Техническое описание принципиальной электрической схемы РОН

4.4 Техническое описание принципиальной электрической схемы ИАЛУ

5. Расчетная часть

5.1 Проверочный нагрузочный расчет для блока

5.1.1 Проверочный нагрузочный расчет для РОН

5.1.2 Проверочный нагрузочный расчет для ИАЛУ

5.2 Расчет потребляемой мощности блока

5.2.1 Расчет потребляемой мощности РОН

5.2.2 Расчет потребляемой мощности ИАЛУ

5.3 Расчет надежности для блока

5.3.1 Расчет надежности для РОН

5.3.2 Расчет надежности для ИАЛУ

Заключение

Литература

ИСХОДНЫЕДАННЫЕ

Операции:

— сложение;

— вычитание;

-

умножение;

-

И;

-

ИЛИ;

-

сложение по модулю два;

-

запись;

-

загрузка;

-

УП по флагу;

-

БПВ;

-

ОСТАНОВ.

Режимы адресации:

— прямая;

-

Регистровая;

-

стековая.1.1.1 Адресностькоманд – 21.1.1.1 Форма представления числа –фиксирования точка

Разрядность чисел –32

Объем ОЗУ –16 Мбайта

Количество РОН – 8

Ширина выборки из ОЗУ –2 байта

Тип АЛУ – многофункциональное

Критерийпроектирования – максимальное быстродействие

Устройство управления – УУи УА АЛУ с программируемой логикой с регулярной адресацией
ТЕХНИЧЕСКОЕ ЗАДАНИЕ

1. Основание для проведения работ

Выполнение курсового проекта по ТиП ЭВМ всоответствии с учебным планом.

2.Наименование разрабатываемого изделия

Процессор для ограниченного набора команд.

3. Заказчик иисполнитель

3.1 Заказчик: Кафедра ВТ МГИРЭА (ТУ)

3.2Исполнитель: Студентыгр. ВСС-2-93

ТереховДмитрий Александрович

Терехова ОльгаНиколаевна

4. Техническиетребования

4.1 Форматы команд

Для выполнения заданных в курсовом проекте операцийиспользуются следующие форматы команд:

КОП

0 4 5 7 8 10 11 13 14 31

Формат RX – совмещение регистрового и относительногос базированием и индексированием режимов адресации

1.2

Adr

0 4 5 7 8 31

Формат RS – использование прямого и регистровогорежимов адресации

1.3 1.4

0 4 5 28

S – прямой режим адресации

КОП

0

Безадресная команда – использование только кодаоперации, необходима для операции ОСТАНОВ

1разряд КОП – указывает выполняется операция в АЛУили вне его.

1 разряд=0 действия выполняются в АЛУ.

1 разряд=1 действия выполняются вне АЛУ.

2 разряд КОП – указывает на режимы адресации.

Если операция выполняется в АЛУ

2 разряд=0 использование RX при сложении, вычитаниии умножении.

2 разряд=1 использование RS при логическихоперациях.

Если операции выполняются вне АЛУ

2 разряд=0 формат RS при записи и загрузке.

2 разряд=1 формат S при переходах.

3 и 4 разряды указывают на конкретный тип операции.

4.2 Система счисления

Используются числа с фиксированной точкой вдополнительной коде

1.5 1.6

0 1 31

При выполнении арифметических операций используетсямодифицированный дополнительный код.

При выполнении логических операций используютсячисла без знака

ПОЛЕ ЧИСЛА

0

4.3 Системакоманд и правила их выполнения

1.7 Операция

Формат

КОП

1.8 Описание 1.9

00000

R1¬

(R1 ) + ОЗУ[Aисп]

Аисп = (Rb)+(Rx)+D

Вычитание

00001

R1¬

(R1 ) + ùОЗУ[Aисп]

Аисп = (Rb)+(Rx)+D

Умножение

00010

R1¬

(R1 ) ´ОЗУ[Aисп]

Аисп = (Rb)+(Rx)+D

00100

R1¬

(R1 ) ÙОЗУ [Adr]

ИЛИ

00101

R1¬

(R1 ) ÚОЗУ [Adr]

Å

00110

R1¬

(R1 ) ÅОЗУ [Adr]

Запись

01000

ОЗУ [Adr]¬

(R1 )

Загрузка

01001

R1¬

ОЗУ [Adr]

БПВ

01100

СТЕК ¬

(СК)

(СК)¬

адрес перехода

УП по флагу

01101

(СК)¬

адрес перехода

ОСТАНОВ

10000

Останов системы

4.4 Тип АЛУ – многофункциональное.

4.5 Ширинавыборки из ОЗУ – 2 байта.

4.6 ЕмкостьОЗУ – 16Мбайта

4.7Используются 2 управляющих автомата – для АЛУ и для общего управления с программируемойлогикой и с регулярной адресацией.

4.8 Критерийпроектирования – максимальное быстродействие.

4.9 Требованияк элементной базе – максимальная функциональная полнота.

Использование технологии ТТЛШ.

5. Требованияк надежностным характеристикам

t наработкина отказ³

1500ч.

1. АЛГОРИТМРАБОТЫ ПРОЦЕССОРА

1.1

Выбор и обоснованиеалгоритма

Для удобства проектирования вычислительногоустройства необходимо разработать алгоритм. Вычислительный процесс разбиваетсяна шаги, каждый шаг изображается в виде блока, а весь вычислительный процесс ввиде последовательности блоков. Исходя из заданного критерия проектированиявыберем алгоритм работы процессора, при котором должно обеспечиватьсямаксимальное быстродействие, следует отметить, что графическое изображениеалгоритма должно точно и четко отображать вычислительный процесс, являясьнаглядным способом документирования процесса описания решения задания с помощьюпроцессора. Таким образом, при выполнении арифметических или логическихопераций, а также при использовании индексного АЛУ данные в регистры будут заноситьсяодновременно, это обеспечивается за счет наличия двух портов при обращении ипри считывании из РОН. За счет такого фактора значительно повышаетсябыстродействие работы процессора. Отметим также, так как при проектированиииспользуются два управляющих автомата, то функционирование процессора будетприведено на двух схемах алгоритма- разделение для логических и арифметическихопераций выполняемых АЛУ и для остального функционирования

1.2

Техническое описание алгоритма

При начале функционирования процессора производитсяустановка в нулевое состояние счетчика стека – дно стека, установка счетчикакоманд в начальное состояние равное 1610, т.е. первая команда будетвыбрана из ОЗУ по адресу 1610. На регистр адреса ОЗУ засылаетсязначение адреса СТК и по данному адресу выбирается и пересылается команда встаршие 16 разрядов RGbuf, инкремент СТК (операторная вершина F12). После увеличения счетчика команд идет проверка намаксимальное значение, при максимуме выставляется флажок и происходит переходна ОСТАНОВ. Далее производится довыборка команды в младшие разряды аналогичнымпутем. Команда пересылается в RGK, происходит дешифрация команды ипроизводится формирование исполнительного адреса.

Командыформата RX.

Для формата RX проверяются на нуль поля Rbи Rx, в случае равенства нулю на RGadr пересылается значение поля D(операторная вершина X15)и А2исп будет сформирован.

В случае Rb =0, то на RG2IALU засылаетсяоперанд из РОН, адрес которого указан по полю Rx в RGK (операторная вершина АB18), производится сложение данного регистра и смещения D. Приналичии переполнения выставляется флажок и процессор переходит в режим ОСТАНОВ,иначе получаем А2исп в RGadr.

В случае Rx=0, то на RG1IALU засылаетсяоперанд из РОН, адрес которого указан по полю Rb в RGK (операторная вершина Y17), производится сложениеданного регистра и смещения D. При наличии переполнения выставляется флажок ипроцессор переходит в режим ОСТАНОВ, иначе получаем А2исп в RGadr.

В случае Rb¹

0 и Rx¹0,то на RG1IALU заносится значение РОН, адрес которого берется из поля Rb,а на RG2IALU заносится значение РОН, адрес которого берется по полю Rx (операторнаявершина M17). В RGadrсуммируются содержимое регистров (операторная вершина M18) и при отсутствии переполненияпроисходит сложение полученной суммы со значением поля D, таким образом, получаемА2исп.

После формирования исполнительного адреса, данныедля выполнения операций выдаются на шины, а затем заносятся в соответствующиерегистры АЛУ (операторная вершина АE45), далее происходит дешифрация кода операции 3 и 4 бита для определения конкретного типа операции.

Операнды представлены в дополнительном коде.

Сложение.

Выполняется сложение содержимого регистров АЛУ сзаписью результата в RGres. При наличиипереполнения выставляется соответствующий флажок в RGf и процессор переходи врежим ОСТАНОВ. При отсутствии переполнения выставляется флажок, говорящий оположительном или отрицательном значении данных, а также проверяется условие нанулевой результат (операторная вершина E19) с выставлением соответствующего флажка. После этогорезультат выдается на шину и затем заносится в соответствующий РОН (операторнаявершина D22).

Вычитание.

Операция вычитание заменяется операцией сложения,однако, второе слагаемое инвертируется, а на сумматор подается входной перенос(операторная вершина K11).Так как операция сводится к сложению, дальнейшие действия повторяются в порядке указанном выше начиная спроверки на переполнение.

Умножение.

При умножении счетчик циклов устанавливается взначение равное 3110 и в нуль устанавливается RGres (операторнаявершина AA8). Младшийразряд RG1ALU — множитель проверяется на равенство единице. При равенствесуммируется значение– множимое со значением регистра результата. Далее, а такжеи при равенстве нулю младшего разряда множителя происходит сдвиг вправо на одинразряд RG1ALU и RGres (операторная вершина Y14). Затем проверяется значение счетчика циклов на равенствонулю, при отсутствии нуля повторяется цикл с операторной вершины AA11. При установке счетчикациклов в нулевое состояние проверяется условие на положительное илиотрицательное значение множителя, если множитель отрицательное число, топроизведение чисел дополнительного кода получается прибавлением поправки кпроизведению дополнительных кодов сомножителей (поправка – проинвертируемое множимоеи подача на сумматор входного переноса). После выполнения умножения результат необходимоокруглить (операторная вершина Y21),к значению результата прибавляется ранее сдвинутый младший 32 разряд.

Командыформата RS.

Логическиеоперации.

RGadr загружается содержимым поля RGK(8:31), адреспередается на регистр адреса ОЗУ, по которому на буферный регистр заносятсяданные, сначала старшие, а затем младшие разряды. В RG1ALU заносятся данные избуфера, а на RG2ALU заносятся данные из РОН (РОН выбирается по полюR1), операнды из буфера и из РОН выдаются на шины ШД0 и ШД1,а затем уже непосредственно в регистры индексного АЛУ – операторная вершинаАР18. Далее дешифрация 3и 4 бита кода операции.

После дешифрации выполняются логические операции И(операторная вершина T4),ИЛИ (операторная вершина Z4)и сложение по модулю два (операторная вершина AG4). Каждая операция при завершениипроверяется на равенство результата нулевому значению, затем содержимое RGresпереносится в соответствующий РОН через шину данных.

Запись.

По данной команде производится запись из РОН, адрескоторого указан в поле R1, в ОЗУ[Adr].

В СТadr заносится адрес ячейки памяти. В регистрбуфера из РОН пересылается операнд, затем из СТadr содержимое пересылается врегистр адреса ОЗУ, а в регистр слова ОЗУ пересылаются старшие 16 разрядов(вершина M37), СТadrувеличивается на единицу, проверяется на максимальное значение. При отсутствиимаксимума в ОЗУ передаются младшие 16 разрядов (M46). При полном заполнении СТadr,выставляется флажок о переполнении и переход на ОСТАНОВ.

Загрузка.

Загрузка операнда производится из ячейки ОЗУ поадресу, занесенному в регистр адреса ОЗУ из CTadr (вершина Т37) в один из РОН. Загрузка производитсячерез буферный регистр (вершина Т40) сначала старших, а затем младших разрядов. Из буфера 32разрядный операнд передается в РОН, адрес которого указан по полю R1(операторная вершина Т51).

Командыформата S.

Условныйпереход по флагу.

Анализируется флаг Z, характеризующий нулевоезначение результата, флаг вырабатывается в АЛУ. При наличии этого флажка в СТКзаносится адрес перехода (вершина В34), взятый по полю Adr из RGK. В противном случае переход наначало.

Безусловныйпереход с возвратом.

Для выполнения данной команды используется стек,находящийся в ОЗУ. Указателем стека является СТST. При получении КОП данной командыСТК заносится в буферный регистр (вершина F33). Содержимое СТST заносится в регистр адреса ОЗУ, а старшиеразряды RGbuf заносятся в регистр слова ОЗУ (вершина F36). СТST увеличивается на единицу,проверяется на переполнение и при отсутствии его происходит повтор, начиная сзаноса содержимого СТST в регистр адреса ОЗУ (операторная вершина F46). СТSTувеличивается на единицу, проверяется на переполнение, при отсутствиипереполнения в счетчик команд заносится адрес перехода, взятый из RGK по полюAdr [5:28].

Останов.

При проверке 0-го разряда КОП и равенстве егоединице выставляется в единичное состояние триггер END (вершина C26) и процессор заканчивает обработку программ.

2. СТРУКТУРНАЯ ЭЛЕКТРИЧЕСКАЯ СХЕМА ЦЕНТРАЛЬНОЙЧАСТИ ЭВМ

2.1 Выбор и обоснование структурнойэлектрической схемы

Для построения схем других типов, а также дляобщего ознакомления с изделием необходима структурная электрическая схема.Определяется основной состав центральной части ЭВМ. Особенностями разработкипроцессора: будут использованы регистры общего назначения с доступом по двумпортам (один порт только на чтение), используются два устройства управления спрограммируемой логикой (общее УУ и местный управляющий автомат для АЛУ).Центральная часть (ОЗУ + ЦП) также содержит АЛУ, ИАЛУ, RGK, CTK, CTST, RGbuf.

2.2 Техническое описание структурнойэлектрической схемы

В состав центральной части ЭВМ, представленной наструктурной схеме входят следующие компоненты:

Арифметико-логическое устройство состоит из двух регистров дляприема и фиксации исходных операндов RG1ALU и RG2ALU, причем RG2ALU имеет кроме прямых выводов также инверсные выходы,сумматора для выполнения арифметических операций, регистра результата RGALURES.RG1ALU и RG2ALU являются сдвиговыми. Содержатся логические элементы длявыполнения операций И, ИЛИ, исключающее ИЛИ. CTsycl служит для счета циклов приоперации умножения. В состав АЛУ также входят комбинационные схемы, формирующиефлаги о переполнении, о знаке и о нулевом результате.

RGALURES имеет 32 разрядомтриггер, предназначенный для округления результата при умножении.

АЛУ содержит собственныйуправляющий автомат с программируемой логикой с регулярной адресациейсодержащий, предназначенный для формирования необходимой последовательностиуправляющих сигналов для функциональных узлов АЛУ и осведомительных сигналовдля общего управляющего устройства.

RON — регистры общего назначения. Предназначены для храненияданных, модификаторов, необходимых для вычисления исполнительного адреса дляобращения к ОЗУ.

УУ — устройство управления с программируемой логикой с регулярнойадресацией. Формирует последовательности управляющих сигналов для всехфункциональных узлов процессора и осведомительных сигналов чтения и записи дляОЗУ.

СТК — счетчик адреса команды предназначен для вычисления продвинутогоадреса команды. Имеет 22 разряда.

RGK — регистр команд предназначен для хранения выполняемой команды.На своем выходе имеет комбинационные схемы для проверки недопустимости 0-го РОНв качестве места хранения модификаторов для вычисления исполнительных адресов.

RGbuf — буферный регистр для приема с 16-разрядной ШД, накопления ивыдачи на 32-разрядную ШД0и выдачи на ШД1 обратного действия.

СТST — указательстека.

Индексное АЛУ предназначено для вычисления исполнительного адреса.Включает два регистра RG1IALU иRG2IALU для приема и фиксациимодификаторов из РОН. Сумматор складывает содержимое регистров и прибавляет кним смещение поступающее сразу из RGK. Результат записывается в регистр адреса. CTadr предназначен для принятия, хранения,передачи и при необходимости работы в счетном режиме, адресов на ША, рассчитанных а самом ИАЛУ, принятых из RGK.

Внутри процессора имеютсявнутренние шины данных ШД0иШД1. Они предназначеныдля одновременной выдачи в ИАЛУ и в АЛУ данных — работа с двухпортовый РОН. Этозначительно повышает быстродействие, что обеспечивает требуемый критерийпроектирования.

3.ФУНКЦИОНАЛЬНАЯ ЭЛЕКТРИЧЕСКАЯ СХЕМА

ПРОЦЕССОРА

3.1 Выбор иобоснование функциональной электрической схемы

Функциональная схемапоясняет процессы, происходящие в проектируемом процессоре. На данной схемепоказаны функциональные узлы, участвующие в процессе, и связи между этимиузлами.Функциональная схема строится на основе структурной электрическойсхемы, и дает возможность для дальнейшего построения принципиальной электрическойсхемы как отдельного блока, так и устройства в целом.

В виду того, что необходимомаксимальное быстродействие используется двухпортовый РОН, в связи с этимвнутри процессора имеются две шины данных ШД0и ШД1,причем ШД1 работает только на чтение.

Так как ширина выборки изОЗУ равна 16 бит, а ширина внутренней шины данных 32 разрядная, необходимоиспользовать буферный регистр. Для управления в схеме используются двауправляющих устройства, общее УУ и местный УА для АЛУ. Для выполненияарифметических и логических операций служит АЛУ, для вычисления адресапредназначено индексное АЛУ. Для вычисления продвинутого адреса служит CTK, адля работы со стеком CTST.

Взаимодействиефункциональных блоков между собой рассмотрим в техническом описаниифункциональной электрической схемы.

3.2 Техническое описание функциональной электрической схемы — операционная часть

При поступлении данных на ШДRGbuf записывает и накапливает 32 разряда и выдает на ШД0,Эта команда поступает на RGK, КОП отсылается у УУ и наосновании этого начинается работа с определенным блоком.

DMX0 пропускаетданные на ШД0или на ШД1.

MUX1 и DC предназначены длявыбора одного из РОН.

MUX11 и MUX12 нужны длявыдачи на одну из шин данных содержимого одного из РОН.

При работе со стекомвключается в работу CTST, который после инициализации увеличивается наединицу и показывает свободную ячейку памяти. Адрес из него поступает на ША,так как он 4-х разрядный, то старшие разряды всегда нули.

MUX3 пропускаетна СТК начальный адрес равный 1610 или адрес взятый из поля RGK[5:28].СТК выдает данные на ША и при необходимости на ШД0через DMX1.

В RG1IALUи RG2IALU данныепоступают с двух шин одновременно, с ШД0и ШД1, выдаютсячерез соответствующие мультиплексоры на SMIALU.

MUX4пропускает данные на SMIALU с RG1IALU, с CTadr ииз поля RGK[14:31].

MUX5пропускает данные с RG2IALU и из поля RGK[14:31].

MUX6принимает данные от сумматора IALU, изполя RGK[14:31] и адреса от RGK.

DMX2выдает данные от CTadr и выдает на ША или обратно на SMIALU, для продолжения операции вычисленияисполнительного адреса.

RG1ALU иRG2ALU принимают операнды с двух шин одновременно, с ШД0и ШД1.

MUX7 и MUX8 передаютоперанды на SMALU, причем MUX7 пропускает прямое или инверсное значение RG2ALU,а MUX8 пропускает операнд из RG1ALU или с RGres при умножении.

MUX9предназначен для управления переносами, идущими в SMALU. При отсутствии переноса,пропускается нуль, единица пропускается при коррекции умножения и приокруглении пропускается значение, установленное в триггере Т.

MUX10необходим для пропуска на RGresданных из сумматора привыполнении арифметических операций или данных из логик при выполнениилогических операций И, ИЛИ, ИСКЛЮЧАЮЩЕЕ ИЛИ.

RGresи RG1ALUявляются сдвиговыми регистрами, необходимо при выполнении умножения, причем длясохранения знака в RG1ALUпри сдвиге вправо нулевой разряд переписываетсяобратно на свое место, а при сдвиге RGresдля сохранения знака,нулевой разряд переписывается из RG2ALU.

DMX3выдает данные из АЛУ на ШД0или обратно в АЛУ, для выполнениядальнейших операций.

Логические элементы, стоящиена выходе RGres и на выходе SMALUотвечают за формированиефлагов, характеризующих результат арифметических и логических операций.

Логические элементы, стоящиена выходе RGKотвечают за формирование флагов, характеризующих0-й РОН при вычислении исполнительного адреса.

3.3 Техническое описание функциональной электрической схемы — управляющаячасть

Оба устройства управлениявыполнены по схеме с регулярной адресацией. В этой схеме при разветвлениипроцесса, один адрес на единицу больше, чем текущий, второй адрес — произвольный. Элементом «вычисляющим» адрес, является счетчик СТ1 иСТ2, управляемый сигналом, являющимся входным для УУ. В зависимости от значениявходного сигнала счетчик либо прибавляет единицу к значению, которое хранилосьв счетчике и являлось текущим адресом, либо загружается значением адреса изуправляющей памяти. Элемент по модулю 2 позволяет инвертировать значениевходного сигнала, что облегчает распределение микроинструкций.

MUX2 иMUX13 предназначеныдля пропускания одного из осведомительных сигналов.

ROM1и ROM2 — ПЗУ, на которые подаются адреса для выбора одного из управляющих сигналов

S — является адресом для ПЗУ иопределяет, какой из управляющих сигналов будет выбран

S' — содержит адрес переходамикропрограммы

Y — состоит из сигналовуправления работой процессора

е — управляет работой исключающего ИЛИ

Н -подаетсяна мультиплексор УУ, позволяет пропустить либо один из битов набораопознавательных сигналов, либо нулевой сигнал. Наличие этого сигнала позволяетосуществлять безусловные переходы

Управляющиесигналы для УУ

у1.1 — запись в RGbuf

y1.2 — ВыдачаизRGbuf

y1.3 — направление

y1.4 — выбор ст/мл разрядов

y1.5 — RESET

y1.6 — Записьв RGK

y1.7 — START ALU

y1.8 — +1 CTST

y1.9 — управлениеMUX1

y1.10 — управление DMX0

y1.11 — управлениеMUX3

y1.12 — запись в CTK

y1.13 — +1 CTK

y1.14 — управлениеDMX1

y1.15 — запись порт0

y1.16 — чтение порт0

y1.17 — чтение порт1

y1.18 — запись в RG1IALU

y1.18' — запись в RG12ALU

y1.19 — управление

y1.20 — MUX4

y1.21 — управление MUX5

y1.22 — управление

y1.23 — MUX6

y1.24 — запись в CTadr

y1.25 — +1 CTadr

y1.26 — управлениеDMX2

y1.27 — чтениеиз ОЗУ

y1.28 — запись в ОЗУ

y1.29 — запись в триггер ТО0

y1.30 — запись в триггер ТО1

y1.31 — запись в триггер ТО2

y1.32 — запись в триггер ТО3

Осведомительные сигналы дляУУ

x1.1 — START

x1.2 — XRAM

x1.3 — RAM

x1.4 — CTK (224)

<img src="/cache/referats/11445/image002.gif" v:shapes="_x0000_i1025"> КОП

x1.10 — CTST (15)

x1.11 — CTadr (224)

x1.12 — проверкана нулевые РОН базового и индексного регистра

x1.13 — проверка на нуль РОН базового регистра

x1.14 — проверка на нуль РОН индексного регистра

x1.15 — переполнение IALU

x1.16 — End or Stop ALU

x1.17 — Srop ALU

x1.18 — TZ

Управляющие сигналы УА

y2.1 — RESET

y2.2 — записьв RG1ALU и в RG2ALU

y2.3 — упраление

y2.4 — MUX7

y2.5 — управление MUX8

y2.6 — управление

y2.7 — MUX9

y2.8 — управление

y2.9 — MUX10

y2.10 — Обнуление и запись в CTcycl

y2.11 — Stop ALU

y2.12 — управлениеDMX3

y2.13 — запись в триггер Т, сдвиг RG1ALU и RGres, -1 CTcycl

y2.14 — запись в TS

y2.15 — запись в TZ

y2.16 — записьв ТО

y2.17 — запись в RGres

y2.18 — End ALU

Осведомительные сигналы дляУА

x2.1 — 2разряд КОП

x2.2 — 3 разряд КОП</

еще рефераты

Еще работы по компьютерам и переферийным устройствам

Реферат по компьютерам и переферийным устройствам

Основные устройства компьютера

29 Августа 2013

Реферат по компьютерам и переферийным устройствам

Разработка АРМ на основе персонального компьютера для дома

29 Августа 2013

Реферат по компьютерам и переферийным устройствам

Устройство и назначение системы BIOS ЭВМ

29 Августа 2013

Реферат по компьютерам и переферийным устройствам

Компакт-диски. Классификация. Принципы чтения и записи

29 Августа 2013